硅通孔形成方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種硅通孔形成方法。
【背景技術(shù)】
[0002] 在集成電路中，通常要求刻蝕工藝具有高縱橫比、堅(jiān)直(側(cè)壁）輪廓、較佳的特征尺 寸控制和較高的刻蝕均一性等特點(diǎn)，以滿足生產(chǎn)制作要求。然而隨著微電子技術(shù)的不斷進(jìn) 步，集成電路的特征尺寸不斷縮小，互連密度不斷提高。同時(shí)用戶對(duì)高性能低耗電的要求不 斷提高。在這種情況下，靠進(jìn)一步縮小互連線的線寬來提高性能的方式受到材料物理特性 和設(shè)備工藝的限制，二維互連線的電阻電容（RC)延遲逐漸成為限制半導(dǎo)體芯片性能提高的 瓶頸。
[0003]娃通孔（ThroughSiliconVia,TSV)工藝通過在晶圓中形成金屬立柱，并配以金 屬凸點(diǎn)，可以實(shí)現(xiàn)晶圓（芯片）之間或芯片與基板間直接的三維互連，這樣可以彌補(bǔ)傳統(tǒng)半 導(dǎo)體芯片二維布線的局限性。這種互連方式與傳統(tǒng)的堆疊技術(shù)如鍵合技術(shù)相比具有三維 方向堆疊密度大、封裝后外形尺寸小等優(yōu)點(diǎn)，從而大大提高芯片的速度并降低功耗。因此， TSV技術(shù)已經(jīng)被廣泛認(rèn)為是繼鍵合、載帶焊和倒裝芯片之后的第四代封裝技術(shù)，將逐漸成為 高密度封裝領(lǐng)域的主流技術(shù)。
[0004] 圖1至圖3示出了現(xiàn)有采用硅通孔的半導(dǎo)體器件封裝過程示意圖。
[0005] 請(qǐng)參考圖1，提供硅襯底110,硅襯底110上制作有例如圖像傳感器等半導(dǎo)體器件， 娃襯底110其中的一個(gè)表面上具有層間介質(zhì)層111，層間介質(zhì)層111表面上具有金屬錯(cuò)線 112, 硅襯底110通過膠120連接至玻璃130。
[0006] 請(qǐng)參考圖2,現(xiàn)有形成方法通常采用等離子刻蝕工藝蝕刻硅襯底110形成通孔 113, 通孔113底部暴露層間介質(zhì)層111。
[0007] 請(qǐng)參考圖3,圖3為圖2所示通孔113的局部放大圖，現(xiàn)有硅通孔形成方法形成通 孔113時(shí)，易在通孔113底部(亦即硅襯底110與層間介質(zhì)層111的界面之間）形成底角缺 口 114(notch)。這是因?yàn)?，在等離子刻蝕工藝過程中，硅襯底110通常接負(fù)電位，而等離子 發(fā)射源接正電位，等離子發(fā)射源產(chǎn)生的帶正電的等離子體會(huì)在正負(fù)電位間形成的電場(chǎng)中被 加速，從而轟擊娃襯底110形成通孔113。但是當(dāng)通孔113開始暴露層間介質(zhì)層111表面 后，由于層間介質(zhì)層111具有絕緣性質(zhì)，因此，帶正電的等離子體到達(dá)層間介質(zhì)層表面111 后易聚集在層間介質(zhì)層111表面。為保證蝕刻完全，在開始暴露層間介質(zhì)層111表面后，通 常還需要進(jìn)行一段時(shí)間的蝕刻，這段蝕刻時(shí)間內(nèi)，帶正電的等離子體繼續(xù)向?qū)娱g介質(zhì)層111 移動(dòng)，當(dāng)快到達(dá)層間介質(zhì)層111表面時(shí)，會(huì)受到聚集在層間介質(zhì)層111表面的等離子體的排 斥作用，這些等離子體轉(zhuǎn)而打向通孔113的側(cè)壁，造成通孔113出現(xiàn)底角缺口 114。
[0008] 在硅通孔形成方法的形成過程中，一旦通孔底部產(chǎn)生底角缺口，就會(huì)對(duì)后續(xù)通孔 的填充造成不良影響，并且進(jìn)一步導(dǎo)致填充后形成的硅通孔結(jié)構(gòu)出現(xiàn)漏電流或者尖端放電 等問題。
[0009] 為此，需要一種新的硅通孔形成方法，以防止在硅通孔形成過程中產(chǎn)生底角缺口， 從而防止底角缺口對(duì)后續(xù)的填充造成不良影響，避免所形成的硅通孔結(jié)構(gòu)出現(xiàn)漏電流或者 尖端放電等問題。

【發(fā)明內(nèi)容】

[0010] 本發(fā)明解決的問題是提供一種硅通孔形成方法，以防止在硅通孔形成過程中產(chǎn)生 底角缺口，從而防止底角缺口對(duì)后續(xù)的填充造成不良影響，避免所形成的硅通孔結(jié)構(gòu)出現(xiàn) 漏電流或者尖端放電等問題，從而提高硅通孔的質(zhì)量。
[0011] 為解決上述問題，本發(fā)明提供一種硅通孔形成方法，包括：
[0012] 提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有相對(duì)的第一表面和第二表面，所述第一表 面上具有絕緣層；
[0013] 沿所述半導(dǎo)體襯底的第二表面蝕刻所述半導(dǎo)體襯底，直至在所述半導(dǎo)體襯底內(nèi)形 成開口；
[0014] 在所述開口的側(cè)壁形成保護(hù)層；
[0015] 以所述保護(hù)層為掩模，采用各向異性濕法刻蝕工藝沿所述開口蝕刻所述半導(dǎo)體襯 底至暴露所述絕緣層表面，形成通孔。
[0016] 可選的，所述各向異性濕法刻蝕工藝采用的溶液包括四甲基氫氧化銨溶液。
[0017] 可選的，所述各向異性濕法刻蝕工藝采用的溶液中添加有表面活性劑。
[0018] 可選的，所述四甲基氫氧化銨溶液中溶質(zhì)的重量百分比為1%~25%。
[0019] 可選的，所述各向異性濕法刻蝕工藝采用的溫度為60°C~90°C。
[0020] 可選的，在所述各向異性濕法刻蝕工藝前，位于所述開口底部的半導(dǎo)體襯底厚度
[0021] 可選的，所述絕緣層的材料為氧化硅、氮化硅和氮氧化硅的至少其中之一。
[0022] 可選的，所述保護(hù)層的厚度為500A~5000A,所述保護(hù)層的材料為氧化硅、氮化 娃和氮氧化娃的至少其中之一。
[0023] 可選的，形成所述保護(hù)層的過程包括：
[0024] 在所述開口的底部和側(cè)壁形成保護(hù)材料層；
[0025] 采用各向異性干法刻蝕工藝蝕刻去除位于所述開口底部的保護(hù)材料層。
[0026] 可選的，所述各向異性干法刻蝕工藝采用的偏置功率為500W~2400W。
[0027] 與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：
[0028] 本發(fā)明的技術(shù)方案首先提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有相對(duì)的第一表面和 第二表面，所述第一表面上形成有絕緣層，然后沿所述第二表面蝕刻半導(dǎo)體襯底形成，直至 在所述半導(dǎo)體襯底內(nèi)形成開口，所述開口底部保留至少部分厚度的半導(dǎo)體襯底，因此，在形 成開口時(shí)，不會(huì)出現(xiàn)底角缺口，之后在所述開口的側(cè)壁形成保護(hù)層，并以所述保護(hù)層為掩 模，采用各向異性濕法刻蝕工藝沿所述開口蝕刻所述半導(dǎo)體襯底至暴露所述絕緣層表面， 形成通孔。由于形成通孔采用的是各向異性濕法刻蝕工藝，因此，當(dāng)通孔暴露所述絕緣層表 面時(shí)，不會(huì)出現(xiàn)帶正電的等離子體聚集在絕緣層表面的情況，更不會(huì)出現(xiàn)等離子體因受排 斥力作用而蝕刻所述通孔側(cè)壁的情況，因此可以防止所述通孔出現(xiàn)底角缺口，保證后續(xù)形 成的硅通孔結(jié)構(gòu)質(zhì)量良好，防止所形成的硅通孔出現(xiàn)漏電流或者尖端放電等問題，提高硅 通孔的質(zhì)量。
[0029] 進(jìn)一步，位于開口底部的剩余半導(dǎo)體襯底厚度為3iim~5iim。此剩余厚度宜較 小，以節(jié)省后續(xù)去除此部分半導(dǎo)體襯底的工藝時(shí)間，并且，由于后續(xù)采用各向異性濕法刻蝕 工藝去除此部分半導(dǎo)體襯底，各向異性濕法刻蝕工藝會(huì)沿一定角度蝕刻半導(dǎo)體襯底，此角 度的存在導(dǎo)致通孔底部從周圍向中間收縮。因此，如果此部分半導(dǎo)體襯底的厚度大于5ym， 則后續(xù)通孔底部會(huì)收縮到較小的值，影響后續(xù)填充工藝的進(jìn)行。但是，此部分半導(dǎo)體襯底不 宜小于3ym，因?yàn)樵谌绱诵〉暮穸确秶鷥?nèi)，形成開口的等離子刻蝕工藝無法很好地控制反 應(yīng)進(jìn)行程度，很可能直接造成部分絕緣層表面的暴露，從而造成底角缺口的產(chǎn)生。
[0030] 進(jìn)一步，形成通孔采用的各向異性干法刻蝕工藝中，采用的偏置功率為500W~ 2400W。所述各向異性干法刻蝕工藝需要高于500W的偏置功率來加強(qiáng)刻蝕工藝的各向異性 特性，以保證所述各向異性干法刻蝕工藝蝕刻位于開口底部的保護(hù)材料層，并同時(shí)保留位 于開口側(cè)壁的保護(hù)材料層。但是，為了保證所述各向異性干法刻蝕工藝在較為穩(wěn)定的條件 下進(jìn)行，并保護(hù)機(jī)臺(tái)設(shè)備以延長(zhǎng)其使用壽命，設(shè)置偏置功率在2400W以下。
【附圖說明】
[0031] 圖1至圖3為現(xiàn)有采用硅通孔的半導(dǎo)體器件封裝過程示