集成電路及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路存儲(chǔ)器技術(shù)，包括高密度、非易失性存儲(chǔ)器。
【背景技術(shù)】
[0002]—種類型的非易失性存儲(chǔ)器陣列架構(gòu)稱為虛擬接地陣列(virtual groundarray)。在虛擬接地陣列以及其它存儲(chǔ)器單元結(jié)構(gòu)中，埋藏?cái)U(kuò)散線可設(shè)置在基板上，并由通道區(qū)分隔。字線和數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)(例如浮置柵極或介電電荷捕捉結(jié)構(gòu))伏(overlie)在通道區(qū)上，形成一個(gè)密集陣列的存儲(chǔ)器單元。
[0003]隨著存儲(chǔ)器單元的規(guī)模所小，產(chǎn)生關(guān)于虛擬接地陣列，以及其他類型存儲(chǔ)單元的設(shè)計(jì)的挑戰(zhàn)。舉例來說，理想的埋藏?cái)U(kuò)散線具有低電阻，給存儲(chǔ)器單元提供良好的穿透(punch through)耐受性，并支持良好的編程效率和低數(shù)據(jù)干擾。此外，有需求在埋藏?cái)U(kuò)散線中提供深雜質(zhì)，以阻止在相鄰單元內(nèi)產(chǎn)生的二次電子影響本地通道區(qū)。
[0004]然而，越窄的埋藏?cái)U(kuò)散線，線的電阻越高。埋藏?cái)U(kuò)散線較高電阻會(huì)減慢運(yùn)行速度，包括閃存的編程速度。在約50納米以及更低的通道長(zhǎng)度和源/漏極線寬度時(shí)，存儲(chǔ)器的性能已經(jīng)降低。
[0005]因此，有需要提供一種技術(shù)，能夠形成包括虛擬接地閃存陣列的密集存儲(chǔ)器陣列，可提供高速運(yùn)行和良好耐久性。

【發(fā)明內(nèi)容】

[0006]本技術(shù)的一方面為一種集成電路，其包括一存儲(chǔ)器陣列，存儲(chǔ)器陣列包括具有復(fù)合雜質(zhì)結(jié)構(gòu)的擴(kuò)散位線。多個(gè)字線伏在基板內(nèi)的通道區(qū)，數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)，例如浮置柵極結(jié)構(gòu)或介電電荷捕獲結(jié)構(gòu)位于交叉點(diǎn)。復(fù)合雜質(zhì)擴(kuò)散位線在通道區(qū)的相對(duì)側(cè)提供源極/漏極端，其具高的導(dǎo)電性，良好的深度和陡峭的摻雜分布，即使通道區(qū)的臨界尺寸低于50納米。此外，利用源極/漏極端結(jié)構(gòu)的存儲(chǔ)器陣列支持具有良好編程效率的熱載子，減少了相鄰單元的干擾和達(dá)到高速編程的目的。
[0007]描述一種集成電路，其包括存儲(chǔ)器陣列，存儲(chǔ)器陣列包括多個(gè)由半導(dǎo)體基板的多個(gè)通道區(qū)分隔的源/漏極線。源極/漏極線具有第一雜質(zhì)，其提供一種具有載體類型的電荷載子，使得源極/漏極線導(dǎo)電。多個(gè)字線伏在通道區(qū)。數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)位于字線和通道區(qū)之間的交叉點(diǎn)，其定義陣列的存儲(chǔ)器單元。通道區(qū)和源極/漏極線之間界面區(qū)域的第二雜質(zhì)，抑制第一雜質(zhì)擴(kuò)散進(jìn)入通道區(qū)。存儲(chǔ)器陣列可以是一虛擬接地陣列。
[0008]第一雜質(zhì)可以是磷，其特征在于硅中的低電阻和高擴(kuò)散性。第二雜質(zhì)，如碳、氮或兩者皆是，抑制磷的擴(kuò)散。據(jù)信擴(kuò)散是透過占據(jù)，或與基板內(nèi)間隙缺陷交互作用而被抑制，其可能會(huì)輔助擴(kuò)散。一些實(shí)施例中可使用氟。因此，可建立一不侵占通道區(qū)，淺、導(dǎo)電性高的源/漏極線。
[0009]源極/漏極線可包括第三雜質(zhì)，提供與第一雜質(zhì)相同載體類型的電荷載子，例如是更高原子量的砷，與低原子量的磷互補(bǔ)。第一雜質(zhì)可以有一個(gè)具最大深度的分布輪廓，第三雜質(zhì)可以有一個(gè)具最大深度的分布輪廓，第三雜質(zhì)的最大深度大于第一雜質(zhì)的最大深度。第三雜質(zhì)可提供低擴(kuò)散性摻雜劑的陡峭的雜質(zhì)分布，增加深度至源極/漏極線，使其可作為例如是二次電子的電荷載子的掩模，其可在陣列中的存儲(chǔ)器單元移動(dòng)。
[0010]集成電路在通道區(qū)和源極/漏極線之間的界面區(qū)域可包括第四雜質(zhì)，提供與第一雜質(zhì)相反的載體類型的載子，作為鹵素注入物或穿透減少雜質(zhì)。如此可進(jìn)一步提高存儲(chǔ)器單元結(jié)的特性。
[0011]本技術(shù)的一實(shí)施例還包括控制電路，其偏壓存儲(chǔ)器陣列以執(zhí)行存儲(chǔ)器操作，包括在多個(gè)存儲(chǔ)器單元的源極/漏極到通道結(jié)中感應(yīng)熱載子。
[0012]此外，制造具有上述特性的存儲(chǔ)器的方法亦被描述。
[0013]為了對(duì)本發(fā)明的上述及其他方面有更佳的了解，下文特舉實(shí)施例，并配合所附圖式，作詳細(xì)說明如下:
【附圖說明】
[0014]圖1是存儲(chǔ)器陣列沿字線的剖面圖，顯示具有復(fù)合雜質(zhì)結(jié)構(gòu)的埋藏?cái)U(kuò)散位線。
[0015]圖2是一個(gè)用于虛擬接地存儲(chǔ)器陣列的布局的上視圖，顯示了一組字線伏在一組埋藏位線上，字線中包括具有剖面線A' -A"的字線，其他圖中是沿著該線擷取剖面。
[0016]圖3是沿字線擷取的存儲(chǔ)器陣列剖面圖，顯示口袋式雜質(zhì)(pocket impurity)。
[0017]圖4繪示在存儲(chǔ)器陣列的一剖面中，P型銦濃度分布的模擬圖。
[0018]圖5繪示在存儲(chǔ)器陣列的一剖面中，P型硼濃度分布的模擬圖。
[0019]圖6是沿字線擷取的存儲(chǔ)器陣列剖面圖，顯示擴(kuò)散阻擋摻雜劑(例如碳)的注入。
[0020]圖7繪示在存儲(chǔ)器陣列的一剖面中，碳濃度分布的模擬圖。
[0021]圖8是沿字線擷取的存儲(chǔ)器陣列剖面，顯示出η-型磷的注入。
[0022]圖9繪示在存儲(chǔ)器陣列的一剖面中，η型磷濃度分布的模擬圖。
[0023]圖10是沿字線擷取的存儲(chǔ)器陣列剖面圖，繪示η型砷的深注入(de印implantat1n)。
[0024]圖11繪示在存儲(chǔ)器陣列的一剖面中，η型砷濃度分布的模擬圖。
[0025]圖12繪示在存儲(chǔ)器陣列的一剖面中，凈活性摻雜濃度的模擬圖。
[0026]圖13是存儲(chǔ)器陣列的上視圖，其中隨著埋藏?cái)U(kuò)散位線段數(shù)量在(i)所選擇的字線之間及(ii) Vd和Vs之間的數(shù)量增加，漏極-源極電壓降低。
[0027]圖14為一簡(jiǎn)圖，顯示下部埋藏?cái)U(kuò)散位線的電阻與存儲(chǔ)器性能改善相關(guān)聯(lián)。
[0028]圖15顯示更快的編程速度與復(fù)合雜質(zhì)的位線相關(guān)聯(lián)。
[0029]圖16顯示編程干擾的減小與復(fù)合雜質(zhì)的位線相關(guān)聯(lián)。
[0030]圖17為一方塊圖，繪示一個(gè)集成電路，包括帶有復(fù)合雜質(zhì)埋藏位線的存儲(chǔ)器陣列。
[0031]【符號(hào)說明】
[0032]102:基板 / 阱
[0033]104-1、104-2:埋藏位線
[0034]106:氧化物
[0035]108:氮化物
[0036]110:氧化物
[0037]112:接點(diǎn)
[0038]114:字線
[0039]115:區(qū)域
[0040]116:絕緣體
[0041]118:區(qū)域
[0042]119:區(qū)域
[0043]120:鹵素注入物
[0044]204:位線
[0045]214:字線
[0046]1304、1305:源極 / 漏極線
[0047]1314-1317:字線
[0048]1320:埋藏?cái)U(kuò)散電阻
[0049]1330:漏極電壓
[0050]1332:源極電壓
[0051]1334:編程電流
[0052]1402、1404:走線
[0053]1502、1504:走線
[0054]1602、1604:走線
[0055]1700:非易失性存儲(chǔ)器陣列
[0056]1701:行譯碼器
[0057]1702:字線
[0058]1703:列譯碼器
[0059]1704:位線
[0060]1705:總線
[0061]1706:感應(yīng)放大器/數(shù)據(jù)輸入結(jié)構(gòu)
[0062]1707:總線
[0063]1708:偏壓配置供應(yīng)電壓
[0064]1709:狀態(tài)機(jī)
[0065]1711:數(shù)據(jù)輸入線路
[0066]1715:數(shù)據(jù)輸出線路
[0067]1750:集成電路
[0068]BDR:埋藏?cái)U(kuò)散電阻
【具體實(shí)施方式】
[0069]圖1是存儲(chǔ)器陣列沿字線114的剖面圖，繪示埋藏位線104-1、104_2具有封閉、高濃度、導(dǎo)電性的摻雜分布(composite impurity)，其由復(fù)合雜質(zhì)所提供。圖1中的位線104-1、104-2進(jìn)入和離開紙面，并且形成在基板或阱102內(nèi)。埋藏位線104-1、104-2之間為基板102的通道區(qū)。
[0070]數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)伏(overlying)在通道區(qū)上，例如包含氧化物106、氮化物108和氧化物110的介電電荷儲(chǔ)存結(jié)構(gòu)。在其它實(shí)施例中，數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)可以包括浮動(dòng)?xùn)艠O結(jié)構(gòu)或其他類型的介電電荷儲(chǔ)存結(jié)構(gòu)，其通過感應(yīng)結(jié)構(gòu)內(nèi)電荷的進(jìn)出運(yùn)動(dòng)來操作。字線114包括接點(diǎn)(例如112)，在圖示中的實(shí)施例作為存儲(chǔ)器單元的柵極。在一些實(shí)施例中，字線114可以與數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)的上表面共面(coplanar)。在圖示的實(shí)施例中，接點(diǎn)(112)和伏在埋藏位線104-1、104-2之間的區(qū)域中填充有絕緣體116，例如是氧化硅之類的氧化物。
[0071 ] 在高密度陣列中，埋藏位線104-1、104-2作為存儲(chǔ)器單元的源極/漏極端，且它們間的距離對(duì)應(yīng)于存儲(chǔ)器單元的通道長(zhǎng)度。較為理想的是將通道長(zhǎng)度減少為低于50納米，且縮小埋藏位線的寬度以縮小存儲(chǔ)器陣列的規(guī)模。
[0072]本文中「源極/漏極端」是指FET型單元的電流承載端，通常因其施加于單元的偏壓配置而被稱為源極和漏極。在本發(fā)明中，一端可以表現(xiàn)為源極、漏極，或兩者皆是，稱為源極/漏極端，或可作為源極/漏極線的一部分。
[0073]埋藏位線104-1、104-2具有復(fù)合的雜質(zhì)結(jié)構(gòu)(impurity profile)。雜質(zhì)包括摻雜劑，如磷。在區(qū)域119中，摻雜劑適用于實(shí)施低電阻的位線，但具有相對(duì)較高的擴(kuò)散率。這樣的擴(kuò)散系數(shù)可以限制存儲(chǔ)單元的通道長(zhǎng)度，并且達(dá)成縮小存儲(chǔ)器陣列規(guī)模的目標(biāo)。形成埋藏位線104-1、104-2的雜質(zhì)包括摻雜劑，如碳、氮或兩者皆有。在區(qū)域115，雜質(zhì)容易抑制區(qū)域119中摻雜劑的擴(kuò)散。形成埋藏位線104-1、104-2的雜質(zhì)還可以包括一個(gè)深雜質(zhì)(deep impurity)，其包括在區(qū)域118的摻雜劑如砷，這同時(shí)有助于位線電阻的降低，并提供一種結(jié)構(gòu)能阻止存儲(chǔ)器單元中二