半導(dǎo)體裝置的制造方法
【專利說明】半導(dǎo)體裝置
[0001]【相關(guān)申請(qǐng)】
[0002]本申請(qǐng)為中國(guó)專利申請(qǐng)201210192917.7的分案申請(qǐng)，原申請(qǐng)的申請(qǐng)日為2012年6月12日，發(fā)明名稱為:半導(dǎo)體裝置。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明有關(guān)于半導(dǎo)體裝置，特別是有關(guān)于一種具有電容的密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置。
【【背景技術(shù)】】
[0004]在集成電路(integrated circuit, IC)的制造中，密封環(huán)(也稱做防護(hù)環(huán)，sealring)的制做對(duì)于半導(dǎo)體工藝而言是重要的一環(huán)。半導(dǎo)體裝置(例如，IC)被制成芯片的形式，其由具有IC圖案形成于上的半導(dǎo)體晶圓切割而成。多個(gè)芯片通過切割半導(dǎo)體晶圓而形成。在切割工藝中，半導(dǎo)體芯片彼此分離，而機(jī)械應(yīng)力(例如，振動(dòng))通常會(huì)施加于半導(dǎo)體基底/晶圓上。因此，當(dāng)進(jìn)行切割工藝時(shí)，會(huì)在芯片上造成龜裂。
[0005]再者，半導(dǎo)體基底上形成有多個(gè)半導(dǎo)體組件。此時(shí)，在制做半導(dǎo)體組件期間所沉積的疊置絕緣層(例如，金屬層間介電(intermetal dielectric, IMD)層及/或?qū)娱g介電(interlayer dielectric, ILD)層)自切割線的切割部露出。疊置絕緣層(stackedinsulating films)及其間的界面構(gòu)成了水氣穿透的路徑，而會(huì)讓半導(dǎo)體裝置發(fā)生故障。
[0006]為了防止半導(dǎo)體芯片受到切割工藝的損害及避免水氣引發(fā)劣化的情形，會(huì)在每一芯片的IC圖案與切割線之間形成密封環(huán)結(jié)構(gòu)?，F(xiàn)有密封環(huán)結(jié)構(gòu)是在形成接線層及接觸部的工藝中進(jìn)行制做，且其為多層結(jié)構(gòu)并由金屬與絕緣層交替而成。每一絕緣層內(nèi)形成有過孔(via)以給相鄰的金屬層之間提供電性路徑。然而，密封環(huán)結(jié)構(gòu)中底層金屬層與半導(dǎo)體基底電性接觸，因而在半導(dǎo)體芯片周圍構(gòu)成了基底短路路徑。而密封環(huán)結(jié)構(gòu)在半導(dǎo)體芯片周圍提供一個(gè)電阻值非常低的金屬路徑，使噪聲能夠從半導(dǎo)體芯片的集成電路區(qū)傳導(dǎo)至密封環(huán)結(jié)構(gòu)，引發(fā)基底噪聲耦合的問題。
[0007]因此，有必要尋求一種新的密封環(huán)結(jié)構(gòu)，其能夠減輕或排除上述的問題。
【
【發(fā)明內(nèi)容】
】
[0008]為了解決現(xiàn)有的密封環(huán)結(jié)構(gòu)的上述技術(shù)問題，本發(fā)明提供一種新的半導(dǎo)體裝置，其具有改良的密封環(huán)結(jié)構(gòu)，以改善上述基底噪聲耦合的問題。
[0009]在本發(fā)明的實(shí)施方式中，一種半導(dǎo)體裝置，包括:半導(dǎo)體基底，具有第一導(dǎo)電型，且具有被密封環(huán)區(qū)所圍繞的芯片區(qū)；絕緣層位于半導(dǎo)體基底上。第一密封環(huán)結(jié)構(gòu)埋設(shè)于絕緣層內(nèi)且對(duì)應(yīng)于密封環(huán)區(qū)；以及多個(gè)摻雜區(qū)，位于第一密封環(huán)結(jié)構(gòu)的下方。
[0010]本發(fā)明所提出的半導(dǎo)體裝置，通過在密封環(huán)結(jié)構(gòu)下方的摻雜區(qū)，可減輕或排除基底噪聲耦合的問題?！尽靖綀D說明】】
[0011]圖1顯示根據(jù)本發(fā)明實(shí)施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置平面示意圖。
[0012]圖2顯6顯示出沿圖1中A-A’線的剖面示意圖。
[0013]圖3至7顯示根據(jù)本發(fā)明不同實(shí)施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置剖面示意圖。
【【具體實(shí)施方式】】
[0014]在說明書及權(quán)利要求書當(dāng)中使用了某些詞匯來稱呼特定的組件。本領(lǐng)域的技術(shù)人員應(yīng)可理解，硬件制造商可能會(huì)用不同的名詞來稱呼同一個(gè)組件。本說明書及權(quán)利要求書并不以名稱的差異來作為區(qū)分組件的方式，而是以組件在功能上的差異來作為區(qū)分的準(zhǔn)貝1J。在通篇說明書及權(quán)利要求書當(dāng)中所提及的“包含”是開放式的用語，故應(yīng)解釋成“包含但不限定于”。此外，“耦接”一詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置，則代表第一裝置可直接電氣連接于第二裝置，或通過其它裝置或連接手段間接地電氣連接到第二裝置。
[0015]請(qǐng)參照?qǐng)D1及2，其中圖1顯示根據(jù)本發(fā)明的實(shí)施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置平面示意圖，而圖2顯示沿圖1中A-A’線的剖面示意圖。半導(dǎo)體裝置200包括半導(dǎo)體基底100，其具有第一導(dǎo)電型(例如，P型或η型)。半導(dǎo)體基底100可包括硅、鍺化硅、砷化鎵或其他半導(dǎo)體材料。在實(shí)施方式中，半導(dǎo)體基底100具有芯片區(qū)10、圍繞芯片區(qū)10的密封環(huán)區(qū)20以及圍繞密封環(huán)區(qū)20的切割線區(qū)30，如圖1所示。芯片區(qū)10提供形成不同的組件之用，諸如晶體管、電阻及其他熟悉的半導(dǎo)體組件。密封環(huán)區(qū)20是提供在上方形成密封環(huán)結(jié)構(gòu)之用，而切割線區(qū)30是提供進(jìn)行切割工藝之用，以從半導(dǎo)體晶圓形成單獨(dú)的芯片。半導(dǎo)體基底100的密封環(huán)區(qū)20可更包括形成于內(nèi)的隔離結(jié)構(gòu)102，用以隔離并圍繞虛擬主動(dòng)區(qū)(dummy active reg1n)。在實(shí)施方式中，隔離結(jié)構(gòu)102可為淺溝槽隔離(shallowtrench isolat1n, STI)結(jié)構(gòu)。另外，隔離結(jié)構(gòu)102也可為局部娃氧化(local oxidat1nof silicon, L0C0S)特征部件。
[0016]絕緣層106形成于半導(dǎo)體基底100上，且對(duì)應(yīng)于芯片區(qū)10、密封環(huán)區(qū)20以及切割線區(qū)30。絕緣層106可為單層或多層結(jié)構(gòu)，以作為內(nèi)層介電(interlayer dielectric, ILD)層或金屬層間介電(inter-metal dielectric, I MD)層，且絕緣層106可包括氧化物、氮化物、氮氧化物或其組合或可包括低介電(low k)材料，諸如氟娃酸鹽玻璃(fluorinatedsilicate glass, FSG)、碳慘雜氧化物(carbon doped oxide)、甲基娃酸鹽類(methylsilsequ1xane, MSQ)、含氫娃酸鹽類(hydrogen silsequ1xane, HSQ)、或氟四乙基娃酸鹽(fluorine tetra-ethyl-orthosilicate, FTE0S)。絕緣層 106 可利用例如化學(xué)氣相沉積(chemical vapor deposit1n, CVD)、低壓化學(xué)氣相沉積(low pressure CVD, LPCVD)、電漿輔助化學(xué)氣相沉積(plasma enhanced CVD，PECVD)、高密度電漿化學(xué)氣相沉積(highdensity plasma CVD, HDPCVD)、或其他傳統(tǒng)沉積技術(shù)形成。
[0017]第一密封環(huán)結(jié)構(gòu)108埋設(shè)于絕緣層106內(nèi)，且對(duì)應(yīng)于密封環(huán)區(qū)20。第一密封環(huán)結(jié)構(gòu)108可包括:疊置的多個(gè)金屬層(例如，銅層)111(即，這些金屬層111位于絕緣層106內(nèi)的不同層位，使金屬層111彼此隔開)以及設(shè)置于絕緣層106內(nèi)中位于不同層位的金屬層111之間的多個(gè)介層連接條(via bar) 109。金屬連接條109可由銅所構(gòu)成(也可使用其他金屬實(shí)施的)，且電性連接于各個(gè)金屬層111。第一密封環(huán)結(jié)構(gòu)108可于芯片區(qū)10內(nèi)形成接線層及接觸部分的期間進(jìn)行制作，且可利用雙鑲嵌工藝制做而成。在實(shí)施方式中，第一密封環(huán)結(jié)構(gòu)108的寬度約為3微米。
[0018]在本實(shí)施方式中，第一電容器設(shè)置于第一密封環(huán)結(jié)構(gòu)108下方，且通過形成于絕緣層106內(nèi)的多個(gè)接觸過孔(contact via) 107而與第一密封環(huán)結(jié)構(gòu)108電性連接。特別的是第一電容器包括半導(dǎo)體基底100的主體。在實(shí)施方式中，第一電容器為結(jié)型電容器，其由摻雜區(qū)104a及半導(dǎo)體基底100的主體所構(gòu)成，其中摻雜區(qū)104a具有相反于第一導(dǎo)電型的第二導(dǎo)電型，且形成于被隔離結(jié)構(gòu)102所圍繞的其中一個(gè)虛擬主動(dòng)區(qū)內(nèi)，摻雜區(qū)104a形成于密封環(huán)區(qū)20的半導(dǎo)體基底100內(nèi)，并圍繞芯片區(qū)10。在實(shí)施方式中，半導(dǎo)體基底100為P型，因而摻雜區(qū)104a為η型，例如為n+摻雜區(qū)。在其他實(shí)施方式中，半導(dǎo)體基底100為η型，因而摻雜區(qū)104a為P型，例如為ρ+摻雜區(qū)。第一電容器(S卩，結(jié)型電容器)通常具有低電容值，因而具有高阻抗值，進(jìn)而有效阻擋來自芯片區(qū)10的噪聲。
[0019]在本實(shí)施方式中，半導(dǎo)體基底100的主體可更包括井區(qū)(未顯示)，其具有與半導(dǎo)體基底100相同的導(dǎo)電型，使第一電容器(即，結(jié)型電容器)由摻雜區(qū)104a及其下方的井區(qū)所構(gòu)成。
[0020]半導(dǎo)體裝置200可更包括第二密封環(huán)結(jié)構(gòu)110及第二電容器。第二密封環(huán)結(jié)構(gòu)110埋設(shè)于絕緣層106內(nèi)，對(duì)應(yīng)于密封環(huán)區(qū)20，且被第一密封環(huán)結(jié)構(gòu)108所圍繞。第二密封環(huán)結(jié)構(gòu)110可包括:疊置的多個(gè)金屬層111以及設(shè)置于金屬層111之間的多個(gè)介層連接條109，如同第一密封環(huán)結(jié)構(gòu)108。再者，第二密封環(huán)結(jié)構(gòu)110可更包括金屬接墊113，其由鋁所構(gòu)成(也可使用其他金屬實(shí)施的)，且電性耦接至第二密封環(huán)結(jié)構(gòu)110中最上層的金屬層111。第一密封環(huán)結(jié)構(gòu)108及第二密封環(huán)結(jié)構(gòu)110可通過相同的工藝同時(shí)制作而成。在實(shí)施方式中，第二密封環(huán)結(jié)構(gòu)110的寬度大于第一密封環(huán)結(jié)構(gòu)108的寬度。舉例而言，第二密封環(huán)結(jié)構(gòu)110的寬度為4微米。再者，第二密封環(huán)結(jié)構(gòu)110可與第一密封環(huán)結(jié)構(gòu)108相隔約2微米的距離，且與芯片區(qū)10相隔約6微米的距離。
[0021]第二電容器設(shè)置于第二密封環(huán)結(jié)構(gòu)110的下方，且通過接觸過孔107而與第二密封環(huán)結(jié)構(gòu)110電性連接。第二電容器同樣包括半導(dǎo)體基底100的主體。在實(shí)施方式中，第二電容器為結(jié)型電容器，其由摻雜區(qū)104b及半導(dǎo)體基底100的主體所構(gòu)成，其中摻雜區(qū)104b具有相同于摻雜區(qū)104a的導(dǎo)電型，且形成于另一個(gè)虛擬主動(dòng)區(qū)內(nèi)，使摻雜區(qū)104b形成于密封環(huán)區(qū)20的半導(dǎo)體基底100內(nèi)，并圍繞芯片區(qū)10。在實(shí)施方式中，摻雜區(qū)104b可為n+或P+摻雜區(qū)。再者，第二電容器(即，結(jié)型電容器)通常具有高阻抗值，而有效阻擋來自芯片區(qū)10的噪聲。
[0022]半導(dǎo)體裝置200可更包括第一鈍化護(hù)層112及第二鈍化護(hù)層114，依序沉積于半導(dǎo)體基底100上，且覆蓋第一密封環(huán)結(jié)構(gòu)108及第二密封環(huán)結(jié)構(gòu)110，其中第一鈍化護(hù)層112具有開口，露出第二密封環(huán)結(jié)構(gòu)110的金屬接墊113。在實(shí)施方式中，第一鈍化護(hù)層112及第二鈍化護(hù)層114由相同的材料所構(gòu)成，例如，氧化硅或氮化硅。在另一實(shí)施方式中，第一鈍化護(hù)層112及第二鈍化護(hù)層114由不同的材料所構(gòu)成。舉例而言，第一鈍化護(hù)層112由無機(jī)材料所構(gòu)成(例如，氧化硅或氮化硅)，且第二鈍化護(hù)層114由有機(jī)材料所構(gòu)成(例如，阻焊層(solder mask)) ο
[0023]根據(jù)上述實(shí)施方式，由于各個(gè)密封環(huán)結(jié)構(gòu)電性連接至一對(duì)應(yīng)的高阻抗結(jié)型電容器，因此可有效防止基底噪聲耦合。
[0024]請(qǐng)參照?qǐng)D3，其顯示出根據(jù)本發(fā)明實(shí)施方式的具有密封環(huán)結(jié)構(gòu)的半導(dǎo)體裝置剖面示意圖，其中相同于圖2的部件使用相同的標(biāo)號(hào)并省略其說明。除了第一及第二電容器之夕卜，半導(dǎo)