延伸超過(guò)階梯在緊鄰較高 的高度處所延伸的橫向距離，如圖4所展示。即，較低階梯相較于上方階梯在橫向方向上進(jìn) 一步延伸。本發(fā)明的實(shí)施例可包含具有一或多個(gè)邊緣的材料堆疊426,所述邊緣具有階梯 配置。本發(fā)明的實(shí)施例可只包含被形成為階梯配置的堆疊邊緣的部分（例如非全部）。例 如，本發(fā)明的實(shí)施例可包含：材料堆疊的一個(gè)邊緣的第一部分可經(jīng)形成以具有階梯配置，且 所述一個(gè)邊緣的第二部分可經(jīng)形成為不具有階梯配置。
[0051] 較低階梯可橫向地延伸超過(guò)下一較高階梯達(dá)足夠距離，使得可進(jìn)行到橫向地延伸 經(jīng)過(guò)所述下一較高階梯的所述較低階梯的部分的垂直耦合。以此方式，遞升導(dǎo)體436可耦 合到特定階梯。
[0052] 圖4展示耦合到遞升互連436中的相應(yīng)遞升互連的頂部平面互連438。頂部平面 互連438可形成于實(shí)質(zhì)上平行于其內(nèi)形成導(dǎo)電線425的平面的平面（例如X-Y平面）中。 然而，頂部平面互連438可經(jīng)形成以在垂直于導(dǎo)電線425 (例如在X方向上延伸）及遞升互 連436 (例如在Z方向上延伸）中的每一者的方向（例如Y方向）延伸，其中由相應(yīng)導(dǎo)體的 最長(zhǎng)尺寸界定方向。根據(jù)數(shù)個(gè)實(shí)施例，可在相同或不同高度處在平行于數(shù)據(jù)線422的方向 (例如Y方向）上形成頂部平面互連438。
[0053] 遞降互連440可耦合到頂部平面互連438,如圖4所展示。根據(jù)數(shù)個(gè)實(shí)施例，遞降 互連440可位于區(qū)域434內(nèi)，且相反地，并非位于區(qū)域434外。遞降互連440可延伸到材料 堆疊426及/或第二選擇柵極線430及/或源極線下方。遞降互連340相較于圖4所展示 的情況可在材料堆疊306下方進(jìn)一步延伸。根據(jù)本發(fā)明的數(shù)個(gè)實(shí)施例，遞升互連436、頂部 平面互連438及遞降互連440全部可由（例如）多晶硅或其它摻雜或未摻雜材料形成。為 清楚起見(jiàn)，圖4中未展示底部平面互連。
[0054] 存儲(chǔ)器陣列420可耦合到與操作存儲(chǔ)器陣列420相關(guān)聯(lián)的各種電路。例如，此類電 路可包含串驅(qū)動(dòng)器。與操作存儲(chǔ)器陣列420相關(guān)聯(lián)的電路可為CMOS電路，其形成于存儲(chǔ)器 陣列420下方及/或存儲(chǔ)器陣列420的高度下方（如果沒(méi)有直接在存儲(chǔ)器陣列420下方） 的襯底附近。
[0055] 作為實(shí)例，底部平面互連可從（例如）存儲(chǔ)器陣列420路由到串驅(qū)動(dòng)器。可（例 如）經(jīng)由底部平面互連而在包含導(dǎo)電線425、選擇柵極線428/430及/或源極線的材料堆疊 與所述串驅(qū)動(dòng)器之間進(jìn)行電耦合。
[0056] 本發(fā)明的數(shù)個(gè)實(shí)施例的益處包含：導(dǎo)電材料堆疊可包含比可在其中遞升互連436 局限于所述導(dǎo)電材料堆疊的寬度的布置中針對(duì)給定間距設(shè)計(jì)規(guī)則可容納的導(dǎo)電及絕緣 材料對(duì)多的導(dǎo)電及絕緣材料對(duì)，寬度WM受到數(shù)量w 約束。
[0057] 圖5是說(shuō)明根據(jù)本發(fā)明的數(shù)個(gè)實(shí)施例的用于3D存儲(chǔ)器陣列的互連的示意圖。圖 5展示第一存儲(chǔ)器陣列562及第二存儲(chǔ)器陣列563。第一存儲(chǔ)器陣列562及第二存儲(chǔ)器陣 列563中的每一者包含介于數(shù)據(jù)線（BL)與源極線（SRC)之間的串聯(lián)耦合的存儲(chǔ)器單元的 數(shù)個(gè)垂直串。串聯(lián)耦合的存儲(chǔ)器單元的所述垂直串是由數(shù)個(gè)存取線（例如WL0、WL1、WL2、 WL3)、漏極選擇柵極（SGD)及源極選擇柵極（SGS)控制。
[0058] 圖5說(shuō)明第一存儲(chǔ)器陣列562及第二存儲(chǔ)器陣列563與全局控制線566 (例如 GSGS、GWLO、GWL1、GWL2、GWL3及GS⑶）之間的耦合。耦合到全局控制線566的第一存儲(chǔ)器 陣列562及第二存儲(chǔ)器陣列563中的特定存儲(chǔ)器陣列是通過(guò)由塊選擇控制線控制的選擇晶 體管的操作而確定，例如，Blksel (n) 564可經(jīng)斷言以將第一存儲(chǔ)器陣列562耦合到全局控 制線566,且Blksel (n+1) 565可經(jīng)斷言以將第二存儲(chǔ)器陣列563耦合到全局控制線566。每 一存儲(chǔ)器陣列具有可選擇性地耦合到全局控制線566的局部控制線，例如存取線、選擇柵 極線。
[0059] 選擇晶體管可位于存儲(chǔ)器陣列（例如562及/或563)之下（例如位于存儲(chǔ)器陣 列下方，但在存儲(chǔ)器陣列的占據(jù)面積內(nèi)），或可位于某一高度處（例如位于存儲(chǔ)器陣列下 方，但在存儲(chǔ)器陣列的占據(jù)面積外），或兩者的組合，例如，一些選擇晶體管可位于存儲(chǔ)器陣 列之下的存儲(chǔ)器陣列的占據(jù)面積內(nèi)，且其它選擇晶體管可位于相同或不同高度處的存儲(chǔ)器 陣列的占據(jù)面積外?？尚纬捎糜?D存儲(chǔ)器陣列（例如關(guān)于圖3A及3B所描述）的局部控 制線（例如存取線、選擇柵極線），3D存儲(chǔ)器陣列使用階梯結(jié)構(gòu)來(lái)暴露可耦合到遞升互連及 (任選地）頂部平面互連及遞降互連（待適當(dāng)?shù)芈酚芍吝x擇晶體管，如先前所描述的此類路 由）的局部控制線。全局控制線566可路由于存儲(chǔ)器陣列之下，或路由于存儲(chǔ)器陣列（例 如562、563)上方，或兩者的組合，例如，一些全局控制線566可路由于存儲(chǔ)器陣列之下，且 一些全局控制線566可路由于存儲(chǔ)器陣列上方。
[0060] 表1提供用于基于WL1被選擇用于讀取及編程及第一存儲(chǔ)器陣列562經(jīng)選擇使得 Blksel(n)高且第二存儲(chǔ)器陣列563經(jīng)取消選擇使得Blksel(n+1)低而進(jìn)行讀取、編程及擦 除的實(shí)例操作參數(shù)（例如電壓）：
[0061]
[0062]表1
[0063] 根據(jù)本發(fā)明的數(shù)個(gè)實(shí)施例，調(diào)節(jié)器558的串驅(qū)動(dòng)器559耦合到相應(yīng)全局控制線 566。調(diào)節(jié)器558的串驅(qū)動(dòng)器559是由調(diào)節(jié)器啟用（Reg_en)信號(hào)561控制。均衡晶體管 562位于全局控制線對(duì)566之間，使得當(dāng)操作均衡晶體管562時(shí)，其提供全局控制線對(duì)566 之間的導(dǎo)電路徑。均衡晶體管562是由均衡啟用（Eq_en)信號(hào)560控制。
[0064] 根據(jù)數(shù)個(gè)實(shí)施例，在完成編程及/或讀取操作之后，（例如）通過(guò)使調(diào)節(jié)器啟用信 號(hào)561變?yōu)榈蛻B(tài)而停用調(diào)節(jié)器558的串驅(qū)動(dòng)器559。使全局存取線及選擇柵極（例如GWL、 GSGS及GS⑶）浮動(dòng)。均衡晶體管562經(jīng)操作以便（例如）通過(guò)使均衡啟用信號(hào)560變?yōu)楦?態(tài)而導(dǎo)電。
[0065] 雖然在編程及讀取操作期間全局控制線566之間可存在大電壓差，但是在均衡之 后，全局控制線566及耦合到全局控制線566的局部控制線可具有實(shí)質(zhì)上相等的電勢(shì)。
[0066] 繼上述均衡之后，可使全局控制線566及耦合到全局控制線566的局部控制線放 電到參考電勢(shì)（例如接地）。雖然可由于存儲(chǔ)器陣列的3D配置而使存儲(chǔ)器陣列中的導(dǎo)電線 之間存在電容，但是在均衡及放電到所述參考電勢(shì)之后，全局控制線566及耦合到全局控 制線566的局部控制線并不具有負(fù)電勢(shì)。
[0067] 根據(jù)替代實(shí)施例，代替使全局控制線566及耦合到全局控制線566的局部控制線 放電到參考電勢(shì)或除使全局控制線566及耦合到全局控制線566的局部控制線放電到參考 電勢(shì)以外，還可（例如）由對(duì)應(yīng)串驅(qū)動(dòng)器559個(gè)別地控制全局控制線566及耦合到全局控 制線566的局部控制線中的每一者以偏壓到除所述參考電勢(shì)（例如接地）以外的另一電勢(shì) 以為下一次操作做好準(zhǔn)備。
[0068]圖6是說(shuō)明與根據(jù)本發(fā)明的數(shù)個(gè)實(shí)施例而操作的3D存儲(chǔ)器裝置的互連相關(guān)聯(lián)的 操作信號(hào)的時(shí)序圖。圖6所展示的操作信號(hào)是基于WL0在編程操作的狀況下被選擇且在讀 取操作的狀況下被取消選擇，及WL1在編程操作的狀況下被取消選擇且在讀取操作的狀況 下被選擇。時(shí)間段670對(duì)應(yīng)于其間發(fā)生相應(yīng)讀取或編程操作的時(shí)間，時(shí)間段672對(duì)應(yīng)于其 間發(fā)生均衡操作的時(shí)間段，且時(shí)間段673對(duì)應(yīng)于其間發(fā)生放電操作的時(shí)間段。
[0069] 在時(shí)間段670期間，調(diào)節(jié)器啟用（Reg_en)信號(hào)676為高態(tài)以使串驅(qū)動(dòng)器（例如圖 5中的559)能夠驅(qū)動(dòng)特定存取線的電壓，例如，WL0電壓信號(hào)針對(duì)實(shí)例編程操作被展示為高 態(tài)且WL1電壓信號(hào)針對(duì)實(shí)例讀取操作被展示為高態(tài)。如所展示，在編程及讀取操作期間通 過(guò)使均衡啟用（Eq_en)信號(hào)變?yōu)榈蛻B(tài)而停用均衡電路（例如圖5中的均衡晶體管562)，使 得圖5中的均衡晶體管562不導(dǎo)電。
[0070] 在時(shí)間段670期間，例如，在編程或讀取操作之后，Reg_en信號(hào)676變?yōu)榈蛻B(tài)以由 此停用串驅(qū)動(dòng)器（例如圖5中的559)，且Eq_en信號(hào)變?yōu)楦邞B(tài)，使得圖5中的均衡晶體管 562導(dǎo)電以（例如）將WL0及WL1耦合在一起。因此，將WL0及WL1中的每一者上的電壓驅(qū) 動(dòng)為相同（例如均衡）電壓，如圖6所展示。
[0071] 繼均衡之后，Eq_en信號(hào)變?yōu)榈蛻B(tài)，由此造成圖5中的均衡晶體管562不導(dǎo)電，例 如使WL0與WL1隔離。在時(shí)間段673期間，Reg_en信號(hào)676變?yōu)楦邞B(tài)以啟用串驅(qū)動(dòng)器（例 如圖5中的559)，所述串驅(qū)動(dòng)器可用于將數(shù)個(gè)存取線（例如WL0及WL1)的電壓驅(qū)動(dòng)為不同 于均衡電壓的電壓，如圖6所展示。
[0072]圖7是根據(jù)本發(fā)明的數(shù)個(gè)實(shí)施例的呈包含至少一個(gè)3D存儲(chǔ)器陣列720的計(jì)算系 統(tǒng)780的形式的設(shè)備的框圖。如本文中所使用，存儲(chǔ)器系統(tǒng)784、控制器790、存儲(chǔ)器裝置792 或存儲(chǔ)器陣列720還可被單獨(dú)視為"設(shè)備"。存儲(chǔ)器系統(tǒng)784可為（例如）固態(tài)硬盤（SSD)， 且可包含主機(jī)接口 788、控制器790 (例如處理器及/或其它控制電路）及給存儲(chǔ)器系統(tǒng)784 提供存儲(chǔ)容量的數(shù)個(gè)存儲(chǔ)器裝置792 (例如固態(tài)存儲(chǔ)器裝置，例如NAND閃速裝置）。存儲(chǔ)器 裝置792可包括數(shù)個(gè)存儲(chǔ)器陣列720,例如圖4所展示的存儲(chǔ)器陣列420,或圖5所展示的 存儲(chǔ)器陣列562/563。
[0073] 在數(shù)個(gè)實(shí)施例中，控制器790、數(shù)個(gè)存儲(chǔ)器裝置792及/或主機(jī)接口 788可物理地 位于單一裸片上或單一封裝（例如管理型NAND應(yīng)用）內(nèi)。
[0074] 控制器790可經(jīng)由一或多個(gè)通道而耦合到主機(jī)接口 788及數(shù)個(gè)存儲(chǔ)器裝置792， 且可用于在存儲(chǔ)器系統(tǒng)784與主機(jī)782之間傳送數(shù)據(jù)。接口 788可呈標(biāo)準(zhǔn)化接口的形式。 例如，當(dāng)存儲(chǔ)器系統(tǒng)784用于計(jì)算系統(tǒng)780中的數(shù)據(jù)存儲(chǔ)裝置時(shí)，接口 788可為串行高級(jí)技 術(shù)附件（SATA)、快速外圍組件互連（PCIe)或通用串行總線（USB)以及其它連接器及接口。 然而，一般來(lái)說(shuō)，接口 788可提供用于在存儲(chǔ)器系統(tǒng)784與具有用于主機(jī)