一種柵氧化層完整性的測試結構及測試方法
【技術領域】
[0001]本發(fā)明涉及半導體制造工藝，具體地，本發(fā)明涉及一種柵氧化層完整性的測試結構及測試方法。
【背景技術】
[0002]隨著技術的不斷發(fā)展，集成電路的柵氧化層的厚度也由20-30nm降至Inm以下。柵氧化層不斷向薄膜方向發(fā)展，而電源電壓卻不宜降低。在較高的電場強度下，勢必使柵氧化層的性能成為一個突出的問題。
[0003]柵氧抗電性能不好將引起MOS器件電參數(shù)不穩(wěn)定，如:閾值電壓漂移，跨導下降、漏電流增加等，進一步可引起柵氧的擊穿，導致器件的失效，使整個集成電路陷入癱瘓狀態(tài)。因此，柵氧化膜的擊穿，包括與時間有關的擊穿(TDDB)和零時擊穿(TZDB)，多年來一直是超大規(guī)模集成電路可靠性研究領域關注的熱點，也是限制集成度提高的重要原因。
[0004]現(xiàn)有技術中在半導體器件制備過程中，尤其是在柵極結構圖案化過程中，很有可能會對所述柵氧化層的側壁造成損壞，如圖1a所示，其中左側為圖案化過程中的結構示意圖，右側為制備得到的器件的SEM圖形，在所述圖中可以看到所述柵氧化層的側壁上引入了缺陷。
[0005]而工藝的發(fā)展，對柵氧化層完整性測試(Gate Oxide Integrity, G0I)的測試技術也提出了新的挑戰(zhàn)。隨著柵氧化層厚度的變化，新材料的引入，傳統(tǒng)的GOI測試方法已經(jīng)遠遠不能滿足工藝的進步。
[0006]斜坡電壓測試(Voltageramptest, Vramp)是最常見的柵氧化層完整性評估項目。Vramp測試從操作電壓Vuse開始線性地斜升加速電壓至氧化層擊穿,對于氧化層在低電場下的缺陷特征分析非常有效。因此，其最常用于評估認證微電子器件柵極氧化層非本征行為特征，已經(jīng)成為可靠性認證、評估和監(jiān)控的必選項目。
[0007]但是現(xiàn)有技術中GOI Vramp測試需要測試柵極結構N阱邊緣和P阱邊緣的兩種測試結構，如圖1b-1c所示，對于N阱邊緣和P阱邊緣的測試需要分別獨立的進行，需要兩個測試結構來測試在柵極結構圖案化過程中所述柵氧化層引起的缺陷，其中在每個測試結構中，均包含襯底101，以及在襯底中形成的淺溝槽格力結構102、N阱或者P阱，以及位于所述N阱或者P阱上的柵氧化層103以及柵極材料層104，在所述柵氧化層103以及柵極材料層104的兩側還形成有源區(qū)105和漏區(qū)106，以及位于源漏區(qū)兩側的體摻雜區(qū)107。雖然所述測試結構能夠較為準確的對柵氧化層103的完整性進行測試，但是該測試結構以及測試方法需要耗費大量的測試周期時間，隨著技術的發(fā)展，所述測試結構的測試能力受到限制，但是若減小測試周期時間，則不能保證測試結果，因此目前沒有辦法能夠在減少測試周期時間的同時保證試驗結果仍然是可以接受的。
[0008]因此，現(xiàn)有技術中的GOI Vramp的測試結構以及測試方法存在上述問題，需要對所述測試結構以及測試方法進行改進，開發(fā)評估的可靠性性能的更有效的測試結構和方法，在減小測試周期時間的同時能夠保持測試的準確度。

【發(fā)明內容】

[0009]在
【發(fā)明內容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發(fā)明的
【發(fā)明內容】
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0010]為了有效解決上述問題，本發(fā)明提出了一種柵氧化層完整性的測試結構，包括:
[0011]半導體襯底，在所述半導體襯底中間隔形成有N阱和P阱；
[0012]柵極結構，包括柵氧化層和柵電極，所述柵極結構部分位于所述N阱的上方，部分位于所述P阱的上方；
[0013]源區(qū)和漏區(qū)，分別位于所述柵極結構的兩側的所述N阱和所述P阱中；
[0014]其中，所述柵極結構連接逐步增加的應力電壓。
[0015]作為優(yōu)選，所述測試結構還包括體摻雜區(qū)，所述體摻雜區(qū)包括位于所述N阱中的P型體摻雜區(qū)和位于所述P阱中N型體摻雜區(qū)，所述半導體襯底通過所述P型體摻雜區(qū)和所述N型體摻雜區(qū)接地。
[0016]作為優(yōu)選，所述測試結構還包括至少兩個分別位于所述N阱和所述P阱中的第一淺溝槽隔離結構，所述第一淺溝槽隔離結構分別位于所述源區(qū)和所述漏區(qū)的外側；
[0017]所述第一淺溝槽隔離結構位于所述源區(qū)和所述P型體摻雜區(qū)之間，以及所述漏區(qū)和所述N型體摻雜區(qū)之間。
[0018]作為優(yōu)選，所述P型體摻雜區(qū)和所述N型體摻雜區(qū)的外側還設置有第二淺溝槽隔離結構。
[0019]作為優(yōu)選，所述測試結構還包括:
[0020]第一互連結構，用于將所述柵極結構和所述第一測試焊盤電連接；
[0021]第二互連結構和第三互聯(lián)結構，用于將所述源區(qū)和所述漏區(qū)分別與第二測試焊盤和第三測試焊盤電連接；
[0022]第四互連結構和第五互連結構，用于將所述P型體摻雜區(qū)和所述N型體摻雜區(qū)分別與第四測試焊盤和第五測試焊盤電連接。
[0023]作為優(yōu)選，所述第一互連結構、所述第二互連結構、所述第三互聯(lián)結構、所述第四互連結構和所述第五互連結構均包括接觸孔以及位于所述接觸孔上方的金屬層。
[0024]作為優(yōu)選，所述N阱和所述P阱的形成方法相同。
[0025]本發(fā)明還提供了一種基于上述測試結構的測試方法，所述方法通過在所述柵極結構上施加逐步增加的應力電壓，來測量所述柵氧化層的擊穿電壓，然后對所述柵氧化層進行評價。
[0026]作為優(yōu)選，通過斜坡電壓測試方法來測試所述柵氧化層的擊穿電壓。
[0027]作為優(yōu)選，所述方法包括單獨測量所述P阱上方的所述柵極結構邊緣的完整性，或單獨測量所述N阱上方的所述柵極結構邊緣的完整性，或者同時測量所述P阱上方和所述N阱上方的所述柵極結構邊緣的完整性。
[0028]本發(fā)明為了解決現(xiàn)有技術中存在的問題，提供了一種柵氧化層完整性測試結構，所述測試結構中，將所述N阱和所述P阱整合在一個測試結構中，所述N阱和P阱位于同一的柵極結構的下方，所述測試結構的制備方法和現(xiàn)有工藝能夠很好地兼容需要增加額外的掩膜，在所述結構中由于同時存在N阱和P阱，因此不僅可以單獨的測量N阱上方所述柵極結構邊緣的性能、或者單獨測量P阱上方所述柵極結構邊緣的性能，還能同時測量所述N阱上方所述柵極結構邊緣的性能和P阱上方所述柵極結構邊緣的性能，不僅縮短了測量時間，而且能保證測量結果的準確度，解決的現(xiàn)有技術中存在的問題。
[0029]所述測試結構能夠有效地評價在所述柵電極圖案化過程中引起的對器件的損壞，不僅提高了檢測效率，還能進一步減小所述測試結構的版圖面積。
【附圖說明】
[0030]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。在附圖中，
[0031]圖1a現(xiàn)有技術中在柵電極圖案化過程中對所述柵氧化層造成損壞的結構示意圖；
[0032]圖1b-1c為現(xiàn)有技術中兩個單獨的所述柵氧化層完整性測試結構的結構示意圖；
[0033]圖2為本發(fā)明一具體地實施方式中所述柵氧化層完整性測試結構的結構示意圖。
【具體實施方式】
[0034]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0035]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的描述，以說明本發(fā)明所述柵氧化層完整性的測試結構和測試方法。顯然，本發(fā)明的施行并不限于半導體領域的技術人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0036]應予以注意的是，這里所使用的術語僅是為了描述具體實施例，而非意圖限制根據(jù)本發(fā)明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復數(shù)形式。此外，還應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0037]現(xiàn)在，將參照附圖更詳細地描述根據(jù)本發(fā)明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應當被解釋為只限于這里所闡述的實施例。應當理解的是，提供這些實施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實施例的構思充分傳達給本領域普通技術人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標記表示相同的元件，因而將省略對它們的描述。
[0038]本發(fā)明為了解決現(xiàn)有技術中存在的問題，提供了一種柵氧化層完整性測試結構，包括:
[0039]半導體襯底，在所述半導體襯底中間隔設置有N阱和P阱；
[0040]柵極結構，包括柵氧化層和柵電極，所述柵極結構部分位于所述N阱的上方，部分位于所述P阱的上方；
[0041]源區(qū)和漏區(qū)，分別位于所述柵極結構的兩側的所述N阱和所述P阱中；
[0042]其中所述半導體襯底、所述源區(qū)和所述漏區(qū)接地，所述柵極結構連接電源電壓。
[0043]所述測試結構中，將所述N阱和所述P阱整合在一個測試結構中，所述N阱和P阱位于同一的柵極結構的下方，所述測試結構的制備方法和現(xiàn)有工藝能夠很好地兼容需要增加額外的掩膜，在所述結構中由于同時存在N阱和P阱，因此不僅可以單獨的測量N阱上方所述柵極結構邊緣的性能、或者單獨測量P阱上方所述柵極結構邊緣的性能，還能同時測量所述N阱上方所述柵極結構邊緣的性能和P阱上方所述柵極結構邊緣的性能，不僅縮短了測量時間，而且能保證測量結果的準確度，解決的現(xiàn)有技術中存在的問題。
[0044]實施例1
[0045]下面結合附圖2對本發(fā)明所述測試結構做進一步的說明。
[0046]首先，所述測試結構至少包括:
[0047]半導體襯底201，在所述半導體襯底中間隔設置有N阱和P阱；
[0048]柵極結構，包括柵氧化層203和柵電極204，所述柵極結構部分位于所述N阱的上方，部分位于所述P阱的上方；
[0049]源區(qū)和漏區(qū)，分別位于所述柵極結構的兩側的所述N阱和所述P阱中；
[0050]其中所述半導體襯底201、所述源區(qū)和所述漏區(qū)接地，所述柵極結構連接電源電壓。
[0051]其中，所述半導體襯底201可以是以下所提到的材料中的至少一種:娃、SiGe等，在該半導體襯底中