。
[0065] 需要說明的是，該插指狀金屬互連電容單元可以位于Ml金屬互連層中，也可以位 于其它的金屬互連層中，但該插指狀金屬互連電容單元均在同一金屬層中，該插指狀金屬 互連電容單元的兩極在同層金屬中分為兩部分；此外，金屬互連采用的金屬材料可以為鋁、 銅、或其他金屬。
[0066] 具體地，該插指狀金屬互連電容單元具有三個端口，其中一個端口與Ml金屬互連 層中的金屬線相連，另一個端口與VSS接地端相連，剩下一個端口同VDD電源端相連。兩個 標準單元10中的一個標準單元的輸出端，通過Ml金屬互連層中的該金屬線與另一個標準 單元的輸入端相串聯(lián)。
[0067]實施例七
[0068] 請參閱圖11，圖11為本發(fā)明一實施例環(huán)形振蕩器的環(huán)形振蕩器電路延遲仿真的 互連寄生電阻電容校準結(jié)構(gòu)中的互連寄生電阻子結(jié)構(gòu)（即每個標準單元輸出端和接地端 之間增加插指狀金屬互連電容單元，其中，插指狀電容兩極位于相鄰兩層金屬層）的示意 圖。也就是說，該互連寄生電容子結(jié)構(gòu)為在每個標準單元輸出端和接地端之間增加插指狀 金屬互連電容單元，以校準相鄰兩層金屬互連之間的寄生電容。
[0069] 需要說明的是，該插指狀電容兩極位于相鄰兩層金屬可以位于多層金屬互連中的 任意相鄰兩層，金屬互連采用的金屬材料可以為鋁、銅、或其他金屬。如果插指狀電容相鄰 兩層金屬均沒有位于Ml金屬互連層中，那么，該插指狀電容相鄰兩層金屬中的一層就可以 通過CONTACT通孔層中的通孔與Ml金屬互連層中的金屬線相連。此外，該插指狀電容單元 的兩極分別為位于相鄰兩層金屬中的兩個部分。
[0070] 如圖所示，兩個標準單元10分別包括1個PMOS和1個NM0S，其中，AA為有源區(qū)， POLY為多晶硅層，CONTACT為通孔層，Ml為第一金屬互連層，M2為第二金屬互連層，VSS為 接地端，VDD為電源端。具體地，該插指狀金屬互連電容單元具有三個部分（每個部分包括 一個連接端口和一個懸空端口），其中一個部分與Ml金屬互連層中的金屬線相連，另一個 部分與VSS接地端相連，剩下一個部分同VDD電源端相連。兩個標準單元10中的一個標準 單元的輸出端，通過Ml金屬互連層中的該金屬線與另一個標準單元的輸入端相串聯(lián)。
[0071] 在本實施例中，位于Ml金屬互連層中的插指狀金屬互連電容單元第一部分與Ml 第一金屬互連層中的金屬線相連，插指狀金屬互連電容單元第二和第三部分位于M2第二 金屬互連層中，插指狀金屬互連電容單元第二部分的連接端口與VSS接地端相連，插指狀 金屬互連電容單元第三部分的連接端口與VDD電源端相連。
[0072] 綜上所述，上述實施例均在每個標準單元前面增加了不同結(jié)構(gòu)的寄生電阻和電 容，對上述不同結(jié)構(gòu)的環(huán)形振蕩器進行延遲測量和仿真，通過這些結(jié)構(gòu)找到電路仿真誤差 是器件模型引起的或是互連寄生電阻和電容引起的。也就是說，可以通過環(huán)形振蕩器延遲 測量值和仿真值的對比，確定是哪部分互連寄生RC提取存在誤差，從而對互連寄生RC的提 取進行校正，得到更加精確的電路仿真結(jié)果，校正后的器件模型和后道互連模型也更為精 確，使電路設計者得到的仿真值與測量值的誤差更小，大大減小了重新修改電路設計的風 險。
[0073] 下面通過實驗數(shù)據(jù)對本發(fā)明的有益效果證實如下：
[0074] 請參閱表1，表1所示為校正后道模型前環(huán)形振蕩器測量值與仿真值對比結(jié)果（沒 有在每個標準單元前面串聯(lián)互連電阻子結(jié)構(gòu)和/或在每個標準單元輸出端接地端之間并 聯(lián)互連電容子結(jié)構(gòu)的情況）：
[0075]
[0076] 表 1
[0077] 如表1所示，如果某一部分寄生電阻電容提取存在誤差，相應環(huán)形振蕩器的延遲 仿真就會與測量值出現(xiàn)誤差。
[0078] 請參閱表2,表2所示為校正后道模型前環(huán)形振蕩器測量值與仿真值對比結(jié)果（有 在每個標準單元前面串聯(lián)互連電阻子結(jié)構(gòu)和/或在每個標準單元輸出端接地端之間并聯(lián) 互連電容子結(jié)構(gòu)的情況）：
[0079]
[0080] 表 2
[0081] 從表2結(jié)果可以看出（對照表1)，如果在每個標準單元前面增加了不同結(jié)構(gòu)的寄 生電阻和電容，對上述不同結(jié)構(gòu)的環(huán)形振蕩器進行延遲測量和仿真，并對相應結(jié)構(gòu)的電阻 電容提取進行校準，重新進行仿真，這樣就可以使后道互連寄生電阻電容提取更為準確，減 小了了電路仿真誤差，使仿真更接近測量值。
[0082] 雖然本發(fā)明已以較佳實施例揭示如上，然所述諸多實施例僅為了便于說明而舉例 而已，并非用以限定本發(fā)明，本領域的技術(shù)人員在不脫離本發(fā)明精神和范圍的前提下可作 若干的更動與潤飾，本發(fā)明所主張的保護范圍應以權(quán)利要求書所述為準。
【主權(quán)項】
1. 一種環(huán)形振蕩器電路延遲仿真的互連寄生電阻電容校準結(jié)構(gòu)，所述環(huán)形振蕩器電路 包括N個標準單元和分頻器；其中，所述N為大于等于3的正奇數(shù)；N個首尾串聯(lián)的所述標準 單元構(gòu)成一個環(huán)形振蕩器，其中一個所述標準單元的輸出端與所述分頻器的輸入端相連； 其特征在于，還包括： 在每一個所述的標準單元前面增加特定的互連寄生電阻子結(jié)構(gòu)和/或電容子結(jié)構(gòu)，用 于區(qū)分并校準在提取多晶硅互連和金屬互連的寄生電阻，以及多晶硅互連和金屬互連之間 的寄生電容時存在的誤差。2. 根據(jù)權(quán)利要求1所述的互連寄生電阻電容校準結(jié)構(gòu)，其特征在于，所述標準單元為 反相器、與非門和或非門中的一種或多種。3. 根據(jù)權(quán)利要求1所述的互連寄生電阻電容校準結(jié)構(gòu)，其特征在于，所述互連寄生電 阻子結(jié)構(gòu)為在每個標準單元前面增加的蛇形多晶硅互連電阻單元，以校準多晶硅互連的阻 值。4. 根據(jù)權(quán)利要求1所述的互連寄生電阻電容校準結(jié)構(gòu)，其特征在于，所述互連寄生電 容子結(jié)構(gòu)為在每個標準單元輸出端和接地端之間增加梳狀多晶硅互連電容單元，以校準多 晶硅互連對襯底的寄生電容。5. 根據(jù)權(quán)利要求1所述的互連寄生電阻電容校準結(jié)構(gòu)，其特征在于，所述互連寄生電 容子結(jié)構(gòu)為所述在每個標準單元輸出端和接地端之間增加插指狀多晶硅互連電容單元，以 校準多晶硅互連之間的寄生耦合電容。6. 根據(jù)權(quán)利要求1所述的互連寄生電阻電容校準結(jié)構(gòu)，其特征在于，所述互連寄生電 容子結(jié)構(gòu)為在每個標準單元前面增加蛇形金屬互連電阻單元，以校準金屬互連的阻值；其 中，所述蛇形金屬互連電阻單元位于多層金屬互連中的任意一層。7. 根據(jù)權(quán)利要求1所述的互連寄生電阻電容校準結(jié)構(gòu)，其特征在于，所述互連寄生電 阻子結(jié)構(gòu)為在每個標準單元輸出端和接地端之間增加梳狀金屬互連電容單元，以校準金屬 互連對襯底的寄生電容。8. 根據(jù)權(quán)利要求7所述的互連寄生電阻電容校準結(jié)構(gòu)，其特征在于，所述梳狀金屬互 連電容單元位于多層金屬互連中的任意一層或多層中。9. 根據(jù)權(quán)利要求1所述的互連寄生電阻電容校準結(jié)構(gòu)，其特征在于，所述互連寄生電 容子結(jié)構(gòu)為在每個標準單元輸出端和接地端之間增加同層插指狀金屬互連電容單元，以校 準同層金屬互連之間的寄生耦合電容；其中，所述插指狀金屬互連電容單元的兩極在同層 金屬中分為兩部分。10. 根據(jù)權(quán)利要求9所述的互連寄生電阻電容校準結(jié)構(gòu)，其特征在于，所述同層插指狀 金屬互連電容單元位于多層金屬互連中的任意一層。11. 根據(jù)權(quán)利要求1所述的互連寄生電阻電容校準結(jié)構(gòu)，其特征在于，所述互連寄生電 容子結(jié)構(gòu)為在每個標準單元輸出端和接地端之間增加的相鄰兩層金屬插指狀電容單元，以 校準相鄰兩層金屬互連之間的寄生電容；其中，所述插指狀電容單元的兩極分別為位于相 鄰兩層金屬中的兩個部分，其中，所述的金屬層的數(shù)量為兩層以上。12. 根據(jù)權(quán)利要求3、4或5所述的互連寄生電阻電容校準結(jié)構(gòu)，其特征在于，所述多晶 硅電阻單元和/或所述多晶硅電容單元上面覆蓋有一層金屬硅化物。
【專利摘要】本發(fā)明公開了一種環(huán)形振蕩器電路延遲仿真的互連寄生電阻電容校準結(jié)構(gòu)，該環(huán)形振蕩器電路除包括多個標準單元和分頻器，還包括在每一個所述的標準單元前面增加特定的互連寄生電阻子結(jié)構(gòu)和/或電容子結(jié)構(gòu)，用于區(qū)分并校準在提取多晶硅互連和金屬互連的寄生電阻，以及多晶硅互連和金屬互連之間的寄生電容時存在的誤差。因此，本發(fā)明能夠通過環(huán)形振蕩器延遲測量值和仿真值的對比，確定是哪部分互連寄生RC提取存在誤差，從而對互連寄生RC的提取進行校正，得到更加精確的電路仿真結(jié)果，校正后的器件模型和后道互連模型也更為精確，使電路設計者得到的仿真值與測量值的誤差更小，減小了重新修改電路設計的風險。
【IPC分類】H01L27/02, G06F17/50
【公開號】CN105161487
【申請?zhí)枴緾N201510514462
【發(fā)明人】彭興偉, 王偉
【申請人】上海華力微電子有限公司
【公開日】2015年12月16日
【申請日】2015年8月20日