Cmos器件工藝中鍺硅外延層的制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體涉及一種CMOS器件工藝中鍺硅外延層的制備方法。
【背景技術(shù)】
[0002]傳統(tǒng)硅技術(shù)在按照摩爾定律發(fā)展過程中面臨著一系列新的問題，特征尺寸不斷縮小和柵介質(zhì)層厚度的減小帶來的問題包括寄生效應(yīng)，漏電流增大，短溝道效應(yīng)嚴(yán)重，熱載流子效應(yīng)以及迀移率退化，工藝技術(shù)的難度和成本，光刻曝光時(shí)的衍射等，這使得CMOS電路的性能在很大程度上受PMOS的制約。
[0003]在90nm的PMOS中，通常將器件的源、漏刻蝕去除，然后重新淀積鍺硅層(SiGe)，這樣源和漏就會(huì)對(duì)溝道產(chǎn)生一個(gè)壓縮應(yīng)力，從而提高PMOS的傳輸特性。
[0004]請(qǐng)參閱圖1，現(xiàn)有的CMOS器件工藝中鍺硅外延層的制備方法，包括:
[0005]步驟L1:請(qǐng)參閱圖2a，提供一半導(dǎo)體器件襯底100 ;半導(dǎo)體器件襯底100具有NMOS和PM0S，在NMOS和PMOS的有源區(qū)101之間具有淺溝槽隔離結(jié)構(gòu)108 ;在NMOS和PMOS中均具有柵極102、位于柵極102兩側(cè)底部的源漏區(qū)(未畫出)、位于柵極側(cè)壁的側(cè)墻103、以及位于柵極102上的第一硬掩膜104 ;
[0006]步驟L2:請(qǐng)參閱圖2b，在NMOS和PMOS的第一硬掩膜104、側(cè)墻103和淺溝槽隔離結(jié)構(gòu)108表面形成第二硬掩膜105 ;
[0007]步驟L3:請(qǐng)參閱圖2c，圖案化第二硬掩膜105，從而暴露出PMOS的源漏區(qū)和淺溝槽隔離結(jié)構(gòu)108表面；這里，在光刻定義第二硬掩膜105以打開源漏區(qū)的時(shí)候，由于工藝限制，CD需要做得稍微大一些，不可避免地會(huì)刻蝕掉淺溝槽隔離結(jié)構(gòu)108上的第二硬掩膜部分。
[0008]步驟L4:請(qǐng)參閱圖2d，對(duì)PMOS的源漏區(qū)進(jìn)行刻蝕，以在PMOS的源漏區(qū)表面形成溝槽；同時(shí)，也在淺溝槽隔離結(jié)構(gòu)108表面形成溝槽106 ；
[0009]步驟L5:請(qǐng)參閱圖2e，對(duì)半導(dǎo)體器件襯底100進(jìn)行清洗工藝；然后，在PMOS的源漏區(qū)表面的溝槽中進(jìn)行鍺硅外延生長，從而形成鍺硅外延層。由于淺溝槽隔離結(jié)構(gòu)108表面遭受到刻蝕和清洗，PMOS有源區(qū)邊界表面暴露出來，從而在PMOS有源區(qū)邊界處生長出多余的鍺硅外延物107。
[0010]上述工藝中，特別是到了 40nm、28nm工藝過程中，SiGe的生長以及控制出現(xiàn)了巨大的挑戰(zhàn)，特別是工藝窗口的限制，在步驟L4中的刻蝕過程中，如圖2d所示，會(huì)刻蝕到淺溝槽隔離結(jié)構(gòu)108表面的氧化膜，并且暴露出PMOS有源區(qū)101邊界表面，再加上在SiGe刻蝕之后和SiGe生長之前的清洗過程造成了淺溝槽隔離結(jié)構(gòu)(STI)上氧化層(Oxide)的進(jìn)一步損失，導(dǎo)致柵極(Poly)無法全部覆蓋住SRAM區(qū)域PMOS有源區(qū)邊界，在SiGe外延生長時(shí)PMOS有源區(qū)邊緣暴露出來而生長出多余的SiGe外延物107，形成缺陷，如圖2e所示，并且，這些SiGe多余物的尺寸及生長方向無法控制，對(duì)后續(xù)的工藝造成嚴(yán)重影響，甚至導(dǎo)致SRAM失效，因此找到合適的工藝過程防止PMOS有源區(qū)邊緣生長出SiGe多余物是特別重要的，從而解決45/40納米集成電路中最大的工藝挑戰(zhàn)。

【發(fā)明內(nèi)容】

[0011]為了克服以上問題，本發(fā)明旨在提供CMOS器件工藝中鍺硅外延層的制備方法，通過PMOS的源漏區(qū)采用離子注入，從而加快該源漏區(qū)的刻蝕速度，減少在該源漏區(qū)刻蝕過程中對(duì)淺溝槽隔離結(jié)構(gòu)表面的損傷，以避免暴露出PMOS靠近淺溝槽隔離結(jié)構(gòu)邊界的有源區(qū)。
[0012]為了實(shí)現(xiàn)上述目的，本發(fā)明提供了一種CMOS器件工藝中鍺硅外延層的制備方法，其包括以下步驟:
[0013]步驟01:提供一半導(dǎo)體器件襯底；所述半導(dǎo)體器件襯底具有NMOS和PM0S，在所述NMOS和所述PMOS之間具有淺溝槽隔離結(jié)構(gòu)；在所述NMOS和所述PMOS中均具有柵極、位于所述柵極兩側(cè)底部的源漏區(qū)、位于柵極側(cè)壁的側(cè)墻、以及位于柵極上的第一硬掩膜；
[0014]步驟02:在所述NMOS和所述PMOS的第一硬掩膜、側(cè)墻和所述淺溝槽隔離結(jié)構(gòu)表面形成第二硬掩膜；
[0015]步驟03:圖案化所述第二硬掩膜，從而暴露出所述PMOS和所述淺溝槽隔離結(jié)構(gòu)表面；
[0016]步驟04:在所述第一硬掩膜和所述第二硬掩膜的保護(hù)下，對(duì)所述PMOS的所述源漏區(qū)和所述淺溝槽隔離結(jié)構(gòu)進(jìn)行離子注入；
[0017]步驟05:在所述第一硬掩膜和所述第二硬掩膜的保護(hù)下，對(duì)所述PMOS的所述源漏區(qū)進(jìn)行刻蝕，以在所述PMOS的所述源漏區(qū)表面形成溝槽；
[0018]步驟06:在所述第一硬掩膜和所述第二硬掩膜的保護(hù)下，在所述溝槽中進(jìn)行鍺硅外延生長，從而形成鍺硅外延層。
[0019]優(yōu)選地，所述步驟02中，所述第二硬掩膜的形成包括:首先，在在所述NMOS和所述PMOS的第一硬掩膜、側(cè)墻和所述淺溝槽隔離結(jié)構(gòu)表面沉積氮化硅層；然后，經(jīng)02等離子體處理所述氮化硅層表面，從而在所述氮化硅層表面形成氧化硅層；表面具有所述氧化硅層的所述氮化硅層構(gòu)成所述第二硬掩膜。
[0020]優(yōu)選地，所述氮化娃層表面的所述氧化娃層的厚度為0.5?2nm。
[0021 ] 優(yōu)選地，所述步驟04中，所述離子注入時(shí)，所采用的離子為硅離子或鍺離子。
[0022]優(yōu)選地，所述步驟04中，所述離子注入時(shí)，所采用的離子注入能量為100?500KeVo
[0023]優(yōu)選地，所述步驟04中，所述離子注入時(shí)，所采用的離子注入劑量為1E12?1E14/
2
cm ο
[0024]優(yōu)選地，所述第二硬掩膜的厚度為5?20nm。
[0025]優(yōu)選地，所述第二硬掩膜的材料為氮化硅。
[0026]優(yōu)選地，所述步驟05中，對(duì)所述PMOS的所述源漏區(qū)進(jìn)行刻蝕的過程包括:首先進(jìn)行U型干法刻蝕工藝，然后進(jìn)行Σ型濕法刻蝕工藝。
[0027]優(yōu)選地，在所述步驟05之后且在所述步驟06之前，包括:對(duì)所述半導(dǎo)體器件襯底進(jìn)行濕法清洗工藝，從而去除所述源漏區(qū)表面形成的所述溝槽表面因刻蝕工藝而產(chǎn)生的氧化物。
[0028]本發(fā)明的CMOS器件工藝中鍺硅外延層的制備方法，首先在半導(dǎo)體器件襯底上形成第一硬掩膜和第二硬掩膜，然后去除PMOS區(qū)域的第二硬掩膜，以暴露出PMOS區(qū)域；接著，對(duì)PMOS的源漏區(qū)進(jìn)行離子注入，后續(xù)再刻蝕源漏區(qū)表面并進(jìn)行鍺硅外延生長。等離子體對(duì)PMOS的源漏區(qū)表面造成損傷，從而提高了后續(xù)刻蝕源漏區(qū)表面的刻蝕速率，源漏區(qū)表面刻蝕時(shí)間則相應(yīng)減少，這樣，可以減少刻蝕過程中對(duì)淺溝槽隔離結(jié)構(gòu)表面的損傷，避免對(duì)淺溝槽隔離結(jié)構(gòu)表面損傷太嚴(yán)重而暴露出PMOS的有源區(qū)表面，從而克服了現(xiàn)有工藝中容易在PMOS邊界處生長出多余的鍺硅外延層的缺陷。
【附圖說明】
[0029]圖1為現(xiàn)有的CMOS器件工藝中鍺硅外延層的制備方法的流程示意圖
[0030]圖2a_2e為現(xiàn)有的CMOS器件工藝中鍺硅外延層的制備方法的各個(gè)步驟示意圖
[0031]圖3為本發(fā)明的一個(gè)較佳實(shí)施例的CMOS器件工藝中鍺硅外延層的制備方法的流程示意圖
[0032]圖4-9為本發(fā)明的一個(gè)較佳實(shí)施例的CMOS器件工藝中鍺硅外延層的制備方法的各制備步驟示意圖；其中，圖8為圖7中AA’方向的截面結(jié)構(gòu)示意圖
【具體實(shí)施方式】
[0033]為使本發(fā)明的內(nèi)容更加清楚易懂，以下結(jié)合說明書附圖，對(duì)本發(fā)明的內(nèi)容作進(jìn)一步說明。當(dāng)然本發(fā)明并不局限于該具體實(shí)施例，本領(lǐng)域內(nèi)的技術(shù)人員所熟知的一般替換也涵蓋在本發(fā)明的保護(hù)范圍內(nèi)。
[0034]以下結(jié)合附圖3-9和具體實(shí)施例對(duì)本發(fā)明的CMOS器件工藝中鍺硅外延層的制備方法作進(jìn)一步詳細(xì)說明。需說明的是，附圖均采用非常簡化的形式、使用非精準(zhǔn)的比例，且僅用以方便、清晰地達(dá)到輔助說明本實(shí)施例的目的。
[0035]本實(shí)施例中，請(qǐng)參閱圖3，CMOS器件工藝中鍺硅外延層的制備方法，包括以下步驟:
[0036]步驟01:請(qǐng)參閱圖4，提供一半導(dǎo)體器件襯底；半導(dǎo)體器件襯底具有NMOS和PM0S，在NMOS和PMOS之間具有淺溝槽隔離結(jié)構(gòu)；在NMOS和PMOS中均具有柵極、位于柵極兩側(cè)底部的源漏區(qū)、位于柵極側(cè)壁的側(cè)墻、以及位于柵極上的第一硬掩膜；
[0037]具體的，這里的半導(dǎo)體器件襯底200可以但不限于為硅襯底；硅襯底200中具有器件結(jié)構(gòu)，具有SRAM器件的NMOS (pull down)和PMOS (pull up)，在NMOS和PMOS之間具有