高閾值電壓功率mos芯片、器件及提高閾值電壓的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件設(shè)計(jì)與制造領(lǐng)域，尤其是MOS器件的設(shè)計(jì)、制造，以及所實(shí)現(xiàn)的MOS器件。
【背景技術(shù)】
[0002]作為電源管理領(lǐng)域的核心器件，功率MOS器件(以下簡(jiǎn)稱M0S)由于具備電壓驅(qū)動(dòng)、開關(guān)速度快、安全工作區(qū)寬、正溫度系數(shù)等顯著優(yōu)點(diǎn)，功率MOS器件廣泛應(yīng)用于計(jì)算機(jī)、網(wǎng)絡(luò)通信、消費(fèi)電子、工業(yè)電子、汽車電子以及半導(dǎo)體照明等領(lǐng)域。功率MOS器件根據(jù)溝道類型可以分為N溝道和P溝道兩種，根據(jù)開關(guān)類型可以分為增強(qiáng)型和耗盡型兩種類型。在某些特定的應(yīng)用領(lǐng)域，需要更高閾值電壓的功率MOS器件，特別是耗盡型功率MOS器件(以下簡(jiǎn)稱耗盡型M0S)，常規(guī)方法只能將閾值電壓做到OV?-3V，制作更高閾值電壓的器件成為了技術(shù)瓶頸。
[0003]功率MOS器件設(shè)計(jì)其實(shí)就是器件芯片設(shè)計(jì)，通常功率MOS芯片包含了使器件實(shí)現(xiàn)參數(shù)特性的有源區(qū)域，為器件所隨更高擊穿電壓所布置的終端區(qū)域，以及為柵極打線而布置的柵極打線區(qū)域。
[0004]圖1示意性地給出了耗盡型MOS器件芯片元胞的剖面結(jié)構(gòu)，多個(gè)元胞并列排列組成了耗盡型功率MOS芯片的有源區(qū)。如圖1所示，耗盡型MOS元胞結(jié)構(gòu)包括置于底部的漏極5，布置于漏極5上方的具有N型或P型摻雜類型半導(dǎo)體襯底11，以與半導(dǎo)體襯底11摻雜類型相同的外延層12，在外延層12的上部有與外延層12摻雜類型相反的阱區(qū)13，以及與外延層摻雜類型相同的源區(qū)14以及導(dǎo)通溝道15，在上方分別布置有柵氧化層4，多晶硅柵3 (簡(jiǎn)稱柵極，附圖標(biāo)記仍然使用3)以及介質(zhì)隔離層2 (簡(jiǎn)稱隔離層，附圖標(biāo)記仍然使用2)和器件的源極I (即源極S)。在耗盡型MOS器件的設(shè)計(jì)中，通常采用調(diào)整阱區(qū)13以及溝道區(qū)15的摻雜離子濃度來(lái)調(diào)整器件的閾值電壓，也有采用增加?xùn)艠O與導(dǎo)電溝道15的距離來(lái)增加器件閾值電壓方法。但總體說(shuō)來(lái)，上述方法調(diào)整閾值電壓也只能使器件閾值電壓處于OV?-3V (N溝道耗盡型M0S)或OV?3V (P溝道耗盡型M0S)范圍內(nèi)。采用以上方法，極限地可以將閾值電壓調(diào)整到-5V，但所制作的器件明顯出現(xiàn)參數(shù)一致性差，器件性能大幅下降。
[0005]圖2示意性地給出了增強(qiáng)型MOS器件芯片元胞的結(jié)構(gòu)，多個(gè)元胞并列排列組成了增強(qiáng)型功率MOS芯片的有源區(qū)。如圖2所示，增強(qiáng)型MOS結(jié)構(gòu)包括置于底部的器件漏極5，布置于漏極5上方的具有N型或P型摻雜類型半導(dǎo)體襯底11，以及與半導(dǎo)體襯底11摻雜類型相同的外延層12，在外延層12的上部有與外延層12摻雜類型相反的阱區(qū)13，以及與外延層摻雜類型相同的源區(qū)14，在的上方分別布置有柵氧化層，多晶硅柵3以及介質(zhì)隔離層和器件的源極I (即源極S)。通過(guò)調(diào)整阱區(qū)13的摻雜離子濃度來(lái)提高器件的閾值電壓，但是器件性能大幅下降，而且器件的導(dǎo)通電阻等參數(shù)會(huì)大幅上升。
[0006]并且，功率MOS器件屬于靜電敏感型器件，器件在裝配、測(cè)試等過(guò)程中，不可避免地會(huì)受到靜電的影響而損壞，受到靜電沖擊而導(dǎo)致器件失效成為了器件失效的主要模式。因此，提高所示器件的閾值電壓不可以滿足對(duì)高閾值電壓功率MOS器件的需求，而且對(duì)于器件在裝配、測(cè)試過(guò)程中對(duì)靜電的耐沖擊性能，降低其失效率，進(jìn)而降低生成及使用成本也至關(guān)重要。

【發(fā)明內(nèi)容】

[0007]針對(duì)上述不足，本發(fā)明所要解決的技術(shù)問(wèn)題是在不降低功率MOS器件性能的情況下，有效提高功率MOS器件的閾值電壓，尤其是提供提高功率MOS器件閾值電壓的方法，高閾值電壓功率MOS芯片、器件。
[0008]所述技術(shù)方案包括:
高閾值電壓功率MOS芯片，包括由一個(gè)以上元胞構(gòu)成的功率MOS芯片有源區(qū)、打線區(qū)，所述有源區(qū)包括源極、多晶硅柵、漏極，以及一打線區(qū)，所述打線區(qū)包括分別用于源極、多晶硅柵進(jìn)行打線的源極打線區(qū)、多晶硅柵打線區(qū)；進(jìn)一步包括二極管區(qū)，所述二極管區(qū)包括第一齊納二極管、第二齊納二極管；第二齊納二極管并聯(lián)在多晶硅柵與源極之間，第一齊納二極管與多晶硅柵串聯(lián)，并連接到所述第二齊納二極管與多晶硅柵連接點(diǎn)之外。
[0009]進(jìn)一步地，所述第一齊納二極管至少為I個(gè)，所述多個(gè)第一齊納二極管逐次正反向相接串聯(lián)接入；所述第二齊納二極管為多個(gè)，所述多個(gè)第二齊納二極管逐次正反向相接串聯(lián)接入。
[0010]進(jìn)一步地，所述第一齊納二極管的個(gè)數(shù)為y:1< y < 10 ;第二齊納二極管的個(gè)數(shù)為X:2 < X < 10。優(yōu)選地，所述x〈y。
[0011]進(jìn)一步地，所述第一齊納二極管與第二齊納二極管串聯(lián)后整體的擊穿電壓應(yīng)高于器件柵極的工作電壓，并低于有源區(qū)柵氧化層所能承受的最大電壓。
[0012]進(jìn)一步地，在所述二極管區(qū)通過(guò)間隔方式交錯(cuò)形成多個(gè)連續(xù)的齊納二極管的P區(qū)、N區(qū)，構(gòu)成依次正反向串聯(lián)的多個(gè)齊納二極管；將所述串聯(lián)的齊納二極管中部的一個(gè)區(qū)與有源區(qū)的多晶硅柵直接電連接，將所述串聯(lián)的齊納二極管一端端部的區(qū)直接電連接到多晶硅柵打線區(qū)，直接電連接多晶硅柵的區(qū)與直接電連接到多晶硅柵打線區(qū)的區(qū)之間的齊納二極管構(gòu)成第一齊納二極管；將所述串聯(lián)的齊納二極管的另一端端部的區(qū)直接電連接到源極打線區(qū)，直接電連接多晶硅柵的區(qū)與直接電連接到源極打線區(qū)的區(qū)之間的齊納二極管構(gòu)成第二齊納二極管。
[0013]高閾值電壓功率MOS部件，包括功率MOS芯片、封裝體、器件柵極、器件漏極、器件源極；其特征在于，所述功率MOS芯片為上述任一所述的高閾值電壓功率MOS芯片，所述封裝體對(duì)所述芯片進(jìn)行封裝，所述器件柵極電連接到第二齊納二極管遠(yuǎn)離多晶硅柵的端部的電極，器件源極同時(shí)電連接到所述源極和第一齊納二極管遠(yuǎn)離多晶硅柵的端部電極，所述器件漏極與漏極直接電連接。
[0014]進(jìn)一步地，所述漏極直接與漏極打線區(qū)電連接，所述源極和第一齊納二極管遠(yuǎn)離有源區(qū)的端部電極與源極打線區(qū)電連接，所述第二齊納二極管端部電極直接與多晶硅柵打線區(qū)電連接。
[0015]提高功率MOS器件閾值電壓的方法，通過(guò)在器件有源區(qū)多晶硅柵與源極之間并聯(lián)X個(gè)齊納二極管，與多晶硅柵串聯(lián)I個(gè)齊納二極管，通過(guò)所述接入的齊納二極管共同起到了分壓的作用，使實(shí)際作用于器件有源區(qū)多晶硅柵的電壓只是整個(gè)器件柵極電壓的一部分，從而在不改變有源區(qū)閾值電壓和性能指標(biāo)的情況下，提升器件整體的閾值電壓；所述x>l, y>l。
[0016]進(jìn)一步地，I彡y彡10，2彡X彡10，x〈y ;當(dāng)x取偶數(shù)時(shí)，所述器件的閾值電壓提升至有源區(qū)閾值電壓的(x+y)/x倍；當(dāng)1取奇數(shù)時(shí)，所述器件的閾值電壓提升至有源區(qū)閾值電壓的(x+y)/(x-l)倍；所述齊納二極管整體作為串聯(lián)狀態(tài)的擊穿電壓應(yīng)高于器件柵極的工作電壓，并低于有源區(qū)柵氧化層所能承受的最大電壓。
[0017]與現(xiàn)在技術(shù)相比，本發(fā)明的有益效果是:
本發(fā)明在不需要改變現(xiàn)有的功率MOS芯片工藝流程及工藝參數(shù)，不需要調(diào)整摻雜離子濃度以及增加光刻次數(shù)，器件性能不受到影響，使器件的閾值電壓得到較大幅度的提升，并且在提高閾值電壓的同時(shí)，使器件大幅增加抗ESD(Electro-Static discharge，靜電釋放)沖擊的能力(使器件具有ESD保護(hù)功能)，使器件免受靜電干擾而損壞。
[0018]第一，與器件有源區(qū)多晶硅柵與源極之間并聯(lián)的齊納二極管和與器件有源區(qū)多晶硅柵串聯(lián)的齊納二極管共同起到了分壓的作用，使實(shí)際作用于器件有源區(qū)多晶硅柵的電壓只是整個(gè)器件柵極電壓的一部分。并且這些齊納二極管與器件有源區(qū)的多晶硅柵同步形成，齊納二極管的PN結(jié)與器件有源區(qū)的阱區(qū)以及源區(qū)注入同步形成，因此不需要額外增加光刻次數(shù)以及工藝步驟就可以實(shí)現(xiàn)，實(shí)際中只需要在進(jìn)行器件版圖繪制和掩模制作時(shí)預(yù)留出相應(yīng)區(qū)域即可。這樣即可以使功率MOS器件的閾值電壓得到大幅提升一一。通過(guò)這種方式可以很簡(jiǎn)單地實(shí)現(xiàn)使功率MOS器件閾值電壓大幅提高的目的。由于器件的制作工藝，器件芯片有源區(qū)元胞結(jié)構(gòu)，摻雜濃度以及所采用的掩模板張數(shù)不會(huì)發(fā)生改變采用與器件有源區(qū)多晶硅柵同步形成的齊納二極管來(lái)提升器件的閾值電壓的方法與在MOS器件外圍電路采用二極管來(lái)提升MOS器件的開啟電壓具有相同的原理相同。但本發(fā)明所述的方法更簡(jiǎn)單，在同一個(gè)芯片中即可實(shí)現(xiàn)，不需要增加光刻次數(shù)及工藝步驟，不明顯增加器件制作成本，因此器件各項(xiàng)參數(shù)指標(biāo)不下降。
[0019]第二，并聯(lián)或串聯(lián)在功率MOS芯片中的齊納二極管，可以在器件遭受到靜電時(shí)，可以起到泄放靜電電流的作用，以保護(hù)器件柵氧化層在遭受到靜電沖擊時(shí)不被損壞，從而使器件抗ESD沖擊能力得到提升。
【附圖說(shuō)明】
[0020]為了更清楚地描述本發(fā)明所涉及的相關(guān)技術(shù)方案，下面將其涉及的附圖予以簡(jiǎn)單說(shuō)明，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其它的附圖。
[0021]圖1為耗盡型功率MOS芯片有源區(qū)元胞剖面示意圖；
圖2為增強(qiáng)型功率MOS芯片有源區(qū)元胞剖面示意圖；
圖3為本發(fā)