半導(dǎo)體測(cè)試結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種半導(dǎo)體測(cè)試結(jié)構(gòu)。
【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的不斷發(fā)展，目前半導(dǎo)體器件的特征尺寸已經(jīng)變得非常小，因而希望在二維的封裝結(jié)構(gòu)中增加半導(dǎo)體器件的數(shù)量變得越來(lái)越困難。針對(duì)上述問(wèn)題，現(xiàn)有提出一種三維封裝技術(shù)，以提高芯片的集成度。目前的三維封裝包括基于金線鍵合的芯片堆疊(Die Stacking)、封裝堆疊(Packing Stacking)以及基于穿娃通孔(Through SiliconVia，TSV)的三維堆疊。其中，利用穿硅通孔的三維堆疊具有以下三個(gè)優(yōu)點(diǎn):1)高密度集成；2)大幅地縮短電互連的長(zhǎng)度，從而可以很好解決出現(xiàn)在二維系統(tǒng)級(jí)芯片(SOC)技術(shù)中的信號(hào)延遲等問(wèn)題；3)利用穿硅通孔技術(shù)，可以把具有不同功能的芯片(如射頻、內(nèi)存、邏輯、MEMS等)集成在一起來(lái)實(shí)現(xiàn)封裝芯片的多功能。因而，利用穿硅通孔堆疊結(jié)構(gòu)的技術(shù)日益成為一種較為流行的芯片封裝技術(shù)。
[0003]芯片結(jié)構(gòu)中，為防止相鄰穿硅通孔結(jié)構(gòu)之間出現(xiàn)漏電流，造成干擾，在穿硅通孔內(nèi)填充導(dǎo)電材料時(shí)，先在側(cè)壁形成絕緣材料。然而，在芯片制作過(guò)程中，會(huì)涉及多個(gè)退火步驟，這造成穿硅通孔結(jié)構(gòu)及半導(dǎo)體襯底需承受一定溫度，而穿硅通孔內(nèi)填充的導(dǎo)電材料，例如銅，與半導(dǎo)體襯底材質(zhì)，例如硅的熱膨脹系數(shù)相差較大，例如銅的熱膨脹系數(shù)為16ppm/°C，硅的熱膨脹系數(shù)為3ppm/°C，這造成兩者之間具有較大應(yīng)力差異，上述應(yīng)力差異傳遞給絕緣層時(shí)，易造成絕緣層扭曲變形，電絕緣性能變差，甚至破裂，導(dǎo)電材料會(huì)擴(kuò)散入半導(dǎo)體襯底或?qū)娱g介質(zhì)層(ILD)中，相應(yīng)造成相鄰穿硅通孔結(jié)構(gòu)之間出現(xiàn)漏電流或半導(dǎo)體襯底表面的第一金屬層圖案(Ml)之間可靠性變差，這都造成芯片性能不可靠，進(jìn)而造成封裝結(jié)構(gòu)的性能不可靠。此外，由于穿硅通孔一般深度較深，達(dá)到幾百納米甚至幾千納米，加之深寬比較大，因而在其側(cè)壁形成絕緣層時(shí)，無(wú)法保證厚度均一，甚至無(wú)法保證側(cè)壁全部被覆蓋，這進(jìn)一步造成絕緣層在扭曲變形時(shí)性能變差、易破裂，進(jìn)而造成芯片封裝結(jié)構(gòu)在工作過(guò)程中，性能不可靠。
[0004]有鑒于此，實(shí)有必要提供一種半導(dǎo)體測(cè)試結(jié)構(gòu)，對(duì)穿硅通孔結(jié)構(gòu)的性能進(jìn)行測(cè)試，從而使得有缺陷的芯片在進(jìn)入后續(xù)制程前被挑選出并淘汰，并對(duì)工藝進(jìn)行調(diào)整，有利于提聞最終芯片的成品率。

【發(fā)明內(nèi)容】

[0005]本發(fā)明解決的問(wèn)題是如何準(zhǔn)確獲取穿硅通孔結(jié)構(gòu)的可靠性。
[0006]為解決上述問(wèn)題，本發(fā)明提供一種半導(dǎo)體測(cè)試結(jié)構(gòu)，包括:
[0007]半導(dǎo)體襯底，具有相對(duì)的第一表面與第二表面，所述第一表面形成有第一測(cè)試金屬層與第二測(cè)試金屬層，所述第二測(cè)試金屬層圍繞所述第一測(cè)試金屬層設(shè)置，所述第二表面至少形成有第一導(dǎo)電金屬層；
[0008]形成在所述半導(dǎo)體襯底內(nèi)的多個(gè)穿硅通孔結(jié)構(gòu)，所述穿硅通孔結(jié)構(gòu)包括:側(cè)壁設(shè)置的絕緣層以及內(nèi)部填充滿的導(dǎo)電材料，每個(gè)所述穿硅通孔結(jié)構(gòu)的一端與第一測(cè)試金屬層連接，另一端與第一導(dǎo)電金屬層連接，每個(gè)穿硅通孔結(jié)構(gòu)對(duì)應(yīng)的第一測(cè)試金屬層連接成一整體；
[0009]可選地，所述第一測(cè)試金屬層與第二測(cè)試金屬層之間無(wú)層間介質(zhì)層，所述第一測(cè)試金屬層與第一導(dǎo)電金屬層施加測(cè)試電壓時(shí)，第一測(cè)試金屬層與第二測(cè)試金屬層用于獲取所述多個(gè)穿硅通孔結(jié)構(gòu)的漏電流。
[0010]可選地，所述第一測(cè)試金屬層與第二測(cè)試金屬層之間填充有層間介質(zhì)層，所述第一測(cè)試金屬層與第一導(dǎo)電金屬層施加測(cè)試電壓時(shí)，第一測(cè)試金屬層與第二測(cè)試金屬層用于獲取所述多個(gè)穿硅通孔結(jié)構(gòu)的漏電流以及所述層間介質(zhì)層的漏電流。
[0011]可選地，所述測(cè)試電壓為固定電壓或電壓逐漸增大的斜坡電壓。
[0012]可選地，所述半導(dǎo)體測(cè)試結(jié)構(gòu)還包括:形成于半導(dǎo)體襯底所述第二表面的第二導(dǎo)電金屬層，所述第二測(cè)試金屬層與第二導(dǎo)電金屬層之間具有穿硅通孔結(jié)構(gòu)。
[0013]可選地，所述第二測(cè)試金屬層與第二導(dǎo)電金屬層之間具有多個(gè)穿硅通孔結(jié)構(gòu)，每個(gè)穿硅通孔結(jié)構(gòu)與一個(gè)第二導(dǎo)電金屬層相連。
[0014]可選地，所述半導(dǎo)體測(cè)試結(jié)構(gòu)還包括:
[0015]第一測(cè)試焊墊，與所述第一測(cè)試金屬層電連接；
[0016]第二測(cè)試焊墊，與所述第二測(cè)試金屬層電連接。
[0017]可選地，所述第一表面為半導(dǎo)體襯底的正面，所述第二表面為半導(dǎo)體襯底的背面。
[0018]可選地，所述第一測(cè)試焊墊與所述第一測(cè)試金屬層位于同一金屬層，所述第二測(cè)試焊墊與所述第二測(cè)試金屬層位于同一金屬層。
[0019]可選地，所述第一測(cè)試焊墊位于所述第一測(cè)試金屬層的上層金屬層，兩者通過(guò)導(dǎo)電插塞連接；所述第二測(cè)試焊墊位于所述第二測(cè)試金屬層的上層金屬層，兩者通過(guò)導(dǎo)電插塞連接。
[0020]可選地，所述第一導(dǎo)電金屬層為再分布層。
[0021]可選地，所述第二導(dǎo)電金屬層為再分布層。
[0022]可選地，所述第一測(cè)試金屬層與所述半導(dǎo)體襯底之間形成有擴(kuò)散阻擋層，所述第二測(cè)試金屬層與所述半導(dǎo)體襯底之間形成有擴(kuò)散阻擋層。
[0023]可選地，所述穿硅通孔側(cè)壁的絕緣層與其內(nèi)填充的導(dǎo)電材料之間具有擴(kuò)散阻擋層
[0024]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):1)第二測(cè)試金屬層圍繞若干穿硅通孔結(jié)構(gòu)設(shè)置，該些穿硅通孔一端連接第一測(cè)試金屬層，第一測(cè)試金屬層與第二測(cè)試金屬層位于半導(dǎo)體襯底的同一表面，將第一測(cè)試金屬層連接成一整體。由于在制作過(guò)程中，會(huì)涉及退火工藝，穿硅通孔內(nèi)填充的導(dǎo)電材料與半導(dǎo)體襯底材質(zhì)的熱膨脹程度不同，造成與該導(dǎo)電材料連接的第一測(cè)試金屬層扭曲變形、絕緣層對(duì)導(dǎo)電材料與半導(dǎo)體襯底的隔絕性變差，將多個(gè)穿硅通孔的第一測(cè)試金屬層在整體上連接，上述扭曲變形的形變量會(huì)被放大，易造成更多穿硅通孔內(nèi)的導(dǎo)電材料無(wú)法被絕緣層隔絕而向半導(dǎo)體襯底中擴(kuò)散，此時(shí)，若在穿硅通孔結(jié)構(gòu)兩端施加測(cè)試電壓，則在第一測(cè)試金屬層與第二測(cè)試金屬層之間很容易檢測(cè)至IJ電流，上述電流為漏電流，即性能不可靠的穿硅通孔結(jié)構(gòu)很容易被檢出。
[0025]2)可選方案中，所述第一測(cè)試金屬層與第二測(cè)試金屬層之間可以a)填充有層間介質(zhì)層，也可以b)無(wú)層間介質(zhì)層。對(duì)于b)方案，第一測(cè)試金屬層與第一導(dǎo)電金屬層施加測(cè)試電壓時(shí)，第一測(cè)試金屬層與第二測(cè)試金屬層之間所獲取的電流為該多個(gè)穿硅通孔結(jié)構(gòu)的漏電流。對(duì)于a)方案,第一測(cè)試金屬層與第一導(dǎo)電金屬層施加測(cè)試電壓時(shí),第一測(cè)試金屬層與第二測(cè)試金屬層之間所獲取的電流不僅為該多個(gè)穿硅通孔結(jié)構(gòu)的漏電流，也可能是第一測(cè)試金屬層與第二測(cè)試金屬層之間的層間介質(zhì)層的漏電流。
【附圖說(shuō)明】
[0026]圖1是本發(fā)明一個(gè)實(shí)施例中的半導(dǎo)體測(cè)試結(jié)構(gòu)的俯視圖；
[0027]圖2是沿圖1中的A-A直線的剖視圖；
[0028]圖3是圖2中穿硅通孔內(nèi)的導(dǎo)電材料與半導(dǎo)體襯底膨脹系數(shù)不匹配造成的一種穿硅通孔結(jié)構(gòu)缺陷的示意圖；
[0029]圖4是本發(fā)明另一個(gè)實(shí)施例中的半導(dǎo)體測(cè)試結(jié)構(gòu)的剖視圖；
[0030]圖5是圖4中的穿硅通孔內(nèi)的導(dǎo)電材料與半導(dǎo)體襯底膨脹系數(shù)不匹配造成的一種穿硅通孔結(jié)構(gòu)缺陷以及層間介質(zhì)層缺陷的示意圖；
[0031]圖6是本發(fā)明再一個(gè)實(shí)施例中的半導(dǎo)體測(cè)試結(jié)構(gòu)的俯視圖；
[0032]圖7是沿圖6中的C-C直線的剖視圖；
[0033]圖8是圖7中穿硅通孔內(nèi)的導(dǎo)電材料與半導(dǎo)體襯底膨脹系數(shù)不匹配造成的一種穿硅通孔結(jié)構(gòu)缺陷的示意圖；
[0034]圖9是本發(fā)明又一個(gè)實(shí)施例中的半導(dǎo)體測(cè)試結(jié)構(gòu)的俯視圖。
【具體實(shí)施方式】
[0035]如【背景技術(shù)】中所述，由于制作過(guò)程中的退火等高溫工藝，穿硅通孔內(nèi)填充的導(dǎo)電材料的熱膨