集成電路及其操作方法與制造方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明是有關(guān)于一種集成電路及其操作方法與制造方法，且特別是有關(guān)于一種三 維存儲(chǔ)陣列及其操作方法與制造方法。
【背景技術(shù)】
[0002] 在美國(guó)專(zhuān)利公開(kāi)號(hào)2010/0226195的發(fā)明中，提出一具有與實(shí)際的陣列分離的Z方 向（或深度方向）譯碼功能的三維存儲(chǔ)陣列。一例中，一字線（WL型結(jié)構(gòu)僅電性連接位于 三維存儲(chǔ)陣列同一階層的晶體管的柵極，而不電性連接位于三維存儲(chǔ)陣列不同階層的晶體 管的柵極。另一例中，位于三維存儲(chǔ)陣列同一階層的NAND串行的一端是彼此電性連接，而 位于三維存儲(chǔ)陣列不同階層的NAND串行的一端彼此電性不連接。這些例子中，皆不執(zhí)行對(duì) 于三維存儲(chǔ)陣列的階層的譯碼。取而代之地，實(shí)際的譯碼是由位于遠(yuǎn)程的電路來(lái)執(zhí)行，該遠(yuǎn) 程電路并隨后決定要選擇這些NAND串行階層中何者以進(jìn)行一特定作業(yè)。復(fù)雜性即由此種 將譯碼階層訊號(hào)連接至三維存儲(chǔ)陣列不同階層的結(jié)構(gòu)與互連而生。

【發(fā)明內(nèi)容】

[0003] 根據(jù)一實(shí)施例，公開(kāi)一種集成電路，其包括一三維存儲(chǔ)陣列與多個(gè)條選擇線。三維 存儲(chǔ)陣列包括多個(gè)階層。階層各包括一第一 NAND串行、一第二NAND串行、與連接開(kāi)關(guān)晶體 管的二維陣列。第一與第二NAND串行包括存儲(chǔ)單元及串行開(kāi)關(guān)晶體管。連接開(kāi)關(guān)晶體管 偶接至第一 NAND串行的串行開(kāi)關(guān)晶體管其中串聯(lián)的兩個(gè)之間。選擇線電性耦接至串行開(kāi) 關(guān)晶體管與連接開(kāi)關(guān)晶體管。
[0004] 根據(jù)另一實(shí)施例，公開(kāi)一種集成電路，其包括多個(gè)條紋疊層、多個(gè)連接疊層、多個(gè) 導(dǎo)電線、與一介電層。條紋疊層各包括不同階層的多個(gè)導(dǎo)電條紋。連接疊層各包括電性連 接導(dǎo)電條紋的不同階層的多個(gè)導(dǎo)電連接。導(dǎo)電線與條紋疊層交錯(cuò)配置，且導(dǎo)電線中不位在 最外側(cè)的一個(gè)是同時(shí)覆蓋連接疊層。介電層配置在導(dǎo)電線與導(dǎo)電條紋之間，并配置在導(dǎo)電 連接與導(dǎo)電線之間。
[0005] 根據(jù)又另一實(shí)施例，公開(kāi)一種集成電路的操作方法，其包括以下步驟。施加偏壓至 一區(qū)域開(kāi)關(guān)區(qū)中電性連接至多個(gè)連接開(kāi)關(guān)晶體管的柵極的一區(qū)塊選擇線，以開(kāi)啟連接開(kāi)關(guān) 晶體管并使連接開(kāi)關(guān)晶體管之間的多個(gè)位線彼此電性導(dǎo)通。施加偏壓至一串行開(kāi)關(guān)區(qū)中電 性連接至多個(gè)串行開(kāi)關(guān)晶體管的柵極的多個(gè)串行選擇線，并施加偏壓至不同階層的位線， 藉此使位于相同條紋疊層上的不同階層的串行開(kāi)關(guān)晶體管具有不同的閾值電壓。
[0006] 根據(jù)又再另一實(shí)施例，公開(kāi)一種集成電路的制造方法，其包括以下步驟。圖案化一 疊層結(jié)構(gòu)，以形成多個(gè)條紋疊層與連接在條紋疊層之間的多個(gè)連接疊層。條紋疊層包括不 同階層的多個(gè)導(dǎo)電條紋。連接疊層包括不同階層的多個(gè)導(dǎo)電連接。進(jìn)行一第一斜角摻雜工 藝，朝導(dǎo)電連接未接觸導(dǎo)電條紋的多個(gè)側(cè)壁注入一第一摻雜質(zhì)至導(dǎo)電連接。進(jìn)行一熱工藝， 以使注入至導(dǎo)電連接中的第一摻雜質(zhì)擴(kuò)散至導(dǎo)電條紋鄰接導(dǎo)電連接的部分中。進(jìn)行一第二 斜角摻雜工藝，朝導(dǎo)電連接未接觸導(dǎo)電條紋的側(cè)壁注入一第二摻雜質(zhì)至導(dǎo)電連接。
[0007] 為了對(duì)本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實(shí)施例，并配合所 附圖式，作詳細(xì)說(shuō)明如下：
【附圖說(shuō)明】
[0008] 圖1繪示根據(jù)一實(shí)施例的集成電路的平面圖。
[0009] 圖2繪示根據(jù)一實(shí)施例的集成電路的立體圖。
[0010] 圖3繪示根據(jù)一實(shí)施例的集成電路。
[0011] 圖4至圖9繪示根據(jù)一實(shí)施例的集成電路的制造流程。
[0012] 圖10繪示根據(jù)一實(shí)施例的集成電路的平面圖。
[0013] 【符號(hào)說(shuō)明】
[0014] 102 :條紋疊層
[0015] 104:連接疊層
[0016] 1〇6 :位線
[0017] 108:介電條紋
[0018] 110:導(dǎo)電連接
[0019] 112:導(dǎo)電元件
[0020] 114:導(dǎo)電階梯
[0021] 116:導(dǎo)電插塞
[0022] 118:開(kāi)口
[0023] 120 :板疊層
[0024] 122:介電層
[0025] 124 :階梯疊層
[0026] 126 :位線插塞
[0027] 128 :共同源極插塞
[0028] 130 :連接開(kāi)關(guān)晶體管
[0029] 132:陣列區(qū)
[0030] 134 :存儲(chǔ)單元
[0031] 136:串行開(kāi)關(guān)區(qū)
[0032] 138:區(qū)域開(kāi)關(guān)區(qū)
[0033] 140:串打開(kāi)關(guān)晶體管
[0034] 142:串打開(kāi)關(guān)晶體管
[0035] 144:串行開(kāi)關(guān)晶體管
[0036] 146:串行開(kāi)關(guān)晶體管
[0037] 148:串打開(kāi)關(guān)晶體管
[0038] 150 :第一節(jié)點(diǎn)
[0039] 152 :第二節(jié)點(diǎn)
[0040] 154 :疊層結(jié)構(gòu)
[0041] 156:接觸墊
[0042] 158 :接觸墊
[0043] SSLO、SSLl、SS2 :串行選擇線
[0044] BSL :區(qū)塊選擇線
[0045] W1、W2:寬度
[0046] WL :字線
[0047] GSL :接地選擇線
[0048] VLl、VLN、VBl、VBN、VWl、VWN、VSSLO、VSSLl、VSSL2、VBSL、VGSL、VCSL :偏壓
【具體實(shí)施方式】
[0049] 圖1繪示根據(jù)一實(shí)施例的集成電路的平面圖。集成電路包括多個(gè)往Z方向延伸且 互相分開(kāi)的條紋疊層102,與沿著X長(zhǎng)軸方向連接在條紋疊層102之間的連接疊層104。如 圖2所示，條紋疊層102包括在Y方向不同階層、且于實(shí)施例中作用位線106的多個(gè)導(dǎo)電條 紋，其通過(guò)介電條紋108互相分開(kāi)。請(qǐng)參照?qǐng)D1，連接疊層104也類(lèi)似條紋疊層102,各包括 在Y方向不同階層且通過(guò)介電連接（類(lèi)似介電條紋108)分開(kāi)的多個(gè)導(dǎo)電連接110(結(jié)構(gòu)上 類(lèi)似圖2單一個(gè)疊層中的位線106)。導(dǎo)電連接110是電性連接對(duì)應(yīng)階層的位線106(或?qū)?電條紋）。
[0050] 請(qǐng)參照?qǐng)D1，集成電路還可包括多個(gè)導(dǎo)電元件112,分別電性連接不同階層的導(dǎo)電 連接110,并可通過(guò)填充在導(dǎo)電元件112與位線106之間的溝道中的介電材料（未繪示）分 開(kāi)于位線106。一實(shí)施例中，導(dǎo)電元件112各包括導(dǎo)電階梯114與導(dǎo)電插塞116。導(dǎo)電階梯 114(電性）連接導(dǎo)電連接110中對(duì)應(yīng)階層的一個(gè)，并分開(kāi)于位線106。導(dǎo)電插塞116電性 連接對(duì)應(yīng)的導(dǎo)電階梯114。舉具有八階層的導(dǎo)電連接110的例子來(lái)說(shuō)，電性連接至第一階 層導(dǎo)電連接110的導(dǎo)電插塞116,是穿過(guò)第一階層上方的第二階層至第八階層導(dǎo)電階梯114 的開(kāi)口 118而登陸（landing)并連接至第一階層的導(dǎo)電階梯114。
[0051] 請(qǐng)參照?qǐng)D1，集成電路還可包括板疊層120,其與導(dǎo)電元件112分別配置在條紋疊 層102的相對(duì)側(cè)。實(shí)施例中，介電層122 (如圖2所示）覆蓋在所有疊層（包括條紋疊層 102、連接疊層104、階梯疊層124與板疊層120)上。
[0052] 請(qǐng)參照?qǐng)D1，往X方向延伸且互相分開(kāi)的多個(gè)導(dǎo)電線是形成在疊層上的介電層 122 (圖2)上，與條紋疊層102呈交錯(cuò)配置，并填充在條紋疊層102與階梯疊層124、板疊層 120之間的溝道、條紋疊層102之間的溝道（如圖2所示）。實(shí)施例中，導(dǎo)電線可包括選擇 線，其包括串行選擇線SSLO、SSL1、SSL2與區(qū)塊選擇線BSL。導(dǎo)電線還可包括字線WL與接 地選擇線GSL。如圖1所示，區(qū)塊選擇線BSL是同時(shí)覆蓋條紋疊層102與連接疊層104。
[0053] 位線插塞126與共同源極插塞128是成對(duì)地分別配置在位線106的相對(duì)末端側(cè)。 共同源極插塞128與位線插塞126各短接條紋疊層102中相同一個(gè)的位線106。舉例來(lái)說(shuō)， 共同源極插塞128與位線插塞126中最左邊的一個(gè)是穿過(guò)條紋疊層102所有的位線106,而 使得不同階層的位線106彼此電性短接。
[0054] 實(shí)施例的集成電路為一三維存儲(chǔ)陣列，包括在Y方向上的多個(gè)階層。請(qǐng)參照?qǐng)D3， 其繪示單一階層的電路示意圖，包括第一NAND串行、第二NAND串行、與連接開(kāi)關(guān)晶體管130 的二維陣列。第一 NAND串行與第二NAND串行包括位在陣列區(qū)132中的存儲(chǔ)單元134,以 及位在串打開(kāi)關(guān)區(qū)136與區(qū)域開(kāi)關(guān)區(qū)138中的串打開(kāi)關(guān)晶體管140、142、144、146、148。存 儲(chǔ)單元134是形成在位線106與字線WL之間。串行開(kāi)關(guān)晶體管140、142、144 (或串行開(kāi)關(guān) 晶體管146、148)是由串行選擇線SSLO、SSL1、SSL2(或區(qū)塊選擇線BSL)、位線106與之間 的介電層122(圖2)所構(gòu)成，其中串行選擇線SSLO、SSL1、SSL2(或區(qū)塊選擇線BSL)被耦 接至串彳丁開(kāi)關(guān)晶體管140、142、144 (或串彳丁開(kāi)關(guān)晶體管146、148)的極極。連接開(kāi)關(guān)晶體管 130是由區(qū)塊選擇線BSL、導(dǎo)電連接110與之間的介電層122(圖2)所構(gòu)成，其中區(qū)塊選擇 線BSL被耦接至連接開(kāi)關(guān)晶體管130的柵極。區(qū)域開(kāi)關(guān)區(qū)138中的連接開(kāi)關(guān)晶體管130中 最外側(cè)的一個(gè)，被偶接至串行開(kāi)關(guān)晶體管146與148之間串聯(lián)的第一節(jié)點(diǎn)150與對(duì)應(yīng)階層 的導(dǎo)電階梯114與導(dǎo)電插塞116(圖1)。