一種雙位sonos存儲(chǔ)器及其編譯、擦除和讀取方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體存儲(chǔ)器技術(shù)領(lǐng)域，更具體地，涉及一種雙位SONOS存儲(chǔ)器及其編譯、擦除和讀取方法。
【背景技術(shù)】
[0002]對(duì)于NOR閃存記憶單元，限制其尺寸繼續(xù)縮減的最重要因素是柵長(zhǎng)的進(jìn)一步縮短。這主要是由于NOR閃存記憶單元所采用的溝道熱電子(CHE)注入的編譯方式要求器件漏端有一定的電壓，而這一電壓對(duì)源漏端的穿透有很大的影響。因此，對(duì)于短溝道器件來(lái)講，溝道熱電子(CHE)注入方式并不適用。另外一個(gè)問(wèn)題是與NAND和AND數(shù)據(jù)存儲(chǔ)器件相比，NOR閃存受到了編譯率的限制。根據(jù)文獻(xiàn)“G.Servalli，et al.，IEDM Tech.Dig.，35_1，2005”預(yù)測(cè)，傳統(tǒng)閃存結(jié)構(gòu)柵長(zhǎng)縮小的物理極限是130nm。
[0003]Shuo Ji Shukuri 等人發(fā)表的文章“A 60nm NOR Flash Memory Cell TechnologyUtilizing Back Bias Assisted Band-to—Band Tunneling Induced Hot ElectronInject1n (B4_Flash) ” 提到了 B4_Flash Memory 器件尺寸縮小的原理:
[0004]請(qǐng)參閱圖1a?圖lc，圖1a?圖1c是一種現(xiàn)有的P溝道B4_Flash Memory的原理示意圖，其顯示在背柵偏壓協(xié)助下的BTBT-HE(帶帶隧穿熱電子)產(chǎn)生模型。其中，圖1a表明BTBT-HE產(chǎn)生需要經(jīng)過(guò)兩個(gè)步驟:(I)BTBT的產(chǎn)生靠柵極電壓Vg和漏端電壓Vd所產(chǎn)生的垂直電場(chǎng)Vg-Vd來(lái)控制；(2)已經(jīng)產(chǎn)生的耗盡層(deplet1n layer)中的BTBT電子由漏端電壓Vd和襯底偏壓Vb所產(chǎn)生的結(jié)電場(chǎng)(Vd-Vb)來(lái)加速。源端因?yàn)榧恿?1.8V的電壓Vs,結(jié)電場(chǎng)和垂直電場(chǎng)都被削弱，導(dǎo)致編譯被抑制。在這樣的背柵偏壓對(duì)BTBT-HE加速的協(xié)助下，源漏端的電壓差可以很小，這樣可以保證器件尺寸能夠縮小。圖1b為漏端的能帶圖，圖1c為源端的能帶圖，可見(jiàn)BTBT被1.8V的源端電壓所抑制。
[0005]現(xiàn)有的B4-Flash技術(shù)是p溝道閃存，它存在的問(wèn)題是:當(dāng)關(guān)鍵尺寸縮小到60nm以下時(shí)，工藝制造將變得困難，例如會(huì)遇到無(wú)法解決的擦除飽和等問(wèn)題。
[0006]S0N0S (Si Iicon-Oxide-Nitride-Oxide-Si I icon,娃-氧化物-氮化物-氧化物-硅)是一種和閃存聯(lián)系較為緊密的非易失性存儲(chǔ)器。它與主流閃存的主要區(qū)別在于，它使用了氮化硅(Si3N4)、而不是多晶硅來(lái)充當(dāng)存儲(chǔ)材料。它的一個(gè)分支是SHINOS(硅-高電介質(zhì)-氮化物-氧化物-硅)。S0N0S允許比多晶硅閃存更低的編譯電壓和更高的編譯-擦除循環(huán)次數(shù)，是一個(gè)較為活躍的研究、開(kāi)發(fā)熱點(diǎn)。
[0007]S0N0S相對(duì)于傳統(tǒng)浮柵晶體管閃存，有著更好的數(shù)據(jù)保持特性，氮化硅層是局域化的電荷存儲(chǔ)單元，與傳統(tǒng)浮柵晶體管利用導(dǎo)體多晶硅存儲(chǔ)電子不同，在氧化層有少量缺陷時(shí)，不會(huì)造成全部數(shù)據(jù)的突然丟失。
[0008]傳統(tǒng)的多位存儲(chǔ)技術(shù)簡(jiǎn)介:存儲(chǔ)器存儲(chǔ)單元依靠浮柵中存貯的電子數(shù)不同區(qū)分O和1，具有較高的可靠性，在高達(dá)le5的擦除周期時(shí)，存儲(chǔ)器存儲(chǔ)單元的閾值電壓差仍能達(dá)到4V。這一特點(diǎn)使采用multiple level cell (多位存儲(chǔ))技術(shù)成為可能。所謂multiplelevel cell技術(shù)，就是根據(jù)存儲(chǔ)器存儲(chǔ)單元浮柵中所存儲(chǔ)電子數(shù)量的不同，將其劃分為四個(gè)等級(jí)，用于分別代表00、01、10、11四個(gè)存儲(chǔ)狀態(tài)，實(shí)現(xiàn)一個(gè)cell (單元)存儲(chǔ)兩位數(shù)據(jù)。原始的single level cell技術(shù)，浮柵中電子數(shù)約為250個(gè)，閾值電壓處于較低的水平，代表存儲(chǔ)狀態(tài)I ;而電子數(shù)為4000到6000個(gè)時(shí)，閾值電壓較高，代表存儲(chǔ)狀態(tài)O。而multiplelevel cell技術(shù)，除原來(lái)的兩種情況分別代表存儲(chǔ)狀態(tài)00和11外，新加入了兩個(gè)中間值，即電子數(shù)為1500到2500代表存儲(chǔ)狀態(tài)00，電子數(shù)為3000到3500代表存儲(chǔ)狀態(tài)10。這樣就實(shí)現(xiàn)了在一個(gè)cell里存儲(chǔ)兩位數(shù)據(jù)，較原來(lái)在集成度上有了成倍的提高。
[0009]可是，傳統(tǒng)的浮柵多位存儲(chǔ)技術(shù)有其固有缺陷:
[0010]第一，要求穩(wěn)定的電荷存儲(chǔ)。multiple level cell技術(shù)四個(gè)狀態(tài)之間電荷數(shù)相差比較小，所以對(duì)漏電率要求更高，大約要求漏電率小于I個(gè)電子每天；
[0011]第二，要求精確的讀數(shù)據(jù)電路。multiple level cell技術(shù)要求更高的電荷感應(yīng)以區(qū)分00、01、10、11四個(gè)狀態(tài)，一般要通過(guò)很復(fù)雜的電路來(lái)實(shí)現(xiàn)，所以讀取速度也較慢；
[0012]第三，要求精確的電子注入機(jī)制。multiple level cell技術(shù)要求注入浮柵的電子數(shù)更加精確，而且要進(jìn)行更加復(fù)雜的驗(yàn)證，確保存儲(chǔ)數(shù)據(jù)的正確性，所以電路結(jié)構(gòu)更加復(fù)雜，寫入與擦除的速度也較慢。
[0013]C.C.Yeh 等人 2002 年于 IEDM 發(fā)表的文章“PHINES:A Novel Low Power Program/Erase, Small Pitch, 2_Bit per Cell Flash Memory”第一次提出了一種利用BTBTHHI (Bandto Band Tunneling Hot Hole Inject1n，帶帶隧穿熱空穴注入)編譯，并且利用溝道FN擦除(Channel FN Erase)的閃存器件。據(jù)該文報(bào)道，BTBTHHI和Channel FN擦除是一種低功耗的編譯擦除方式。
[0014]反向讀取操作由Boaz Eitan 等人于 2000 年在 IEEE ELECTRON DEVICE LETTERS發(fā)表的文章NR0M:A Novel Localized Trapping, 2~Bit Nonvolatile Memory Cell 首次提出，利用在源端加1.5V電壓的DIBL效應(yīng)(Drain Induced Barrier Lowering，漏致勢(shì)皇降低效應(yīng))可以降低源端的勢(shì)皇，這樣可以讓漏端Bitl(存儲(chǔ)位I)處存儲(chǔ)的電荷對(duì)閾值電壓窗口的變化的影響起到?jīng)Q定性作用，即可以讀出Bitl的狀態(tài)。讀取Bit2(存儲(chǔ)位2)的狀態(tài)也是同樣原理。
[0015]本發(fā)明將利用上述文獻(xiàn)，對(duì)現(xiàn)有技術(shù)存在的溝道熱電子注入編譯功耗高、S0N0S尺寸難以進(jìn)一步縮小的問(wèn)題，以及傳統(tǒng)浮柵多位存儲(chǔ)技術(shù)存在的電路結(jié)構(gòu)復(fù)雜，讀取、寫入、擦除速度較慢，對(duì)可靠性要求較高的缺陷進(jìn)行優(yōu)化改進(jìn)。

【發(fā)明內(nèi)容】

[0016]本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種雙位S0N0S存儲(chǔ)器及其編譯、擦除和讀取方法，可解決現(xiàn)有溝道熱電子注入編譯時(shí)功耗高的問(wèn)題，并可解決傳統(tǒng)浮柵多位存儲(chǔ)技術(shù)存在的電路結(jié)構(gòu)復(fù)雜，讀取、寫入、擦除速度較慢，對(duì)可靠性要求較高的缺陷。
[0017]為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下:
[0018]一種雙位S0N0S存儲(chǔ)器，包括:
[0019]P型硅襯底，所述襯底中具有N型摻雜的源端、漏端和N溝道；以及
[0020]建立在所述源端、漏端之間的所述襯底上的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)自下而上依次包括第一二氧化硅層、氮化硅層、第二二氧化硅層和多晶硅控制柵，所述氮化硅層包括靠近漏端側(cè)的第一存儲(chǔ)位和靠近源端側(cè)的第二存儲(chǔ)位，用于存儲(chǔ)電荷；
[0021]其中，當(dāng)所述第一存儲(chǔ)位編譯時(shí)，通過(guò)對(duì)所述控制柵施加負(fù)的柵極電壓，對(duì)所述漏端施加正的漏端電壓，對(duì)所述源端接地，對(duì)所述襯底施加負(fù)的襯底偏壓，在所述控制柵與漏端之間交疊區(qū)耗盡層產(chǎn)生的電勢(shì)差使漏端電子能帶彎曲，引起空穴的從價(jià)帶量子隧穿到導(dǎo)帶的帶帶隧穿效應(yīng)，隧穿到導(dǎo)帶的空穴在負(fù)的襯底偏壓引起的耗盡區(qū)的電場(chǎng)作用下被加速，在靠近漏端處的耗盡層邊緣獲得足夠的能量克服襯底硅與第一二氧化硅層之間勢(shì)皇，注入到氮化硅層的第一存儲(chǔ)位導(dǎo)致閾值電壓降低完成編譯；當(dāng)所述第二存儲(chǔ)位編譯時(shí)，通過(guò)對(duì)所述控制柵施加負(fù)的柵極電壓，對(duì)所