具有突變隧穿結的pnin/npip型ssoi tfet及制備方法
【技術領域】
[0001]本發(fā)明屬于半導體集成電路技術領域，尤其涉及一種具有突變隧穿結的PNIN/NPIP型SSOI TFET及制備方法。
【背景技術】
[0002]集成電路(Integrated Circuit,簡稱1C)技術遵循“Moore定律”的發(fā)展進入了納米尺度，來自短溝道效應、寄生效應以及量子隧穿等問題的挑戰(zhàn)使得傳統(tǒng)的微電子器件技術越來越難以滿足1C技術持續(xù)發(fā)展的要求，特別是日益嚴重的功耗問題，已經(jīng)成為延續(xù)“Moore定律”的最大瓶頸。
[0003]隧穿場效應晶體管(TunnelingField Effect Transistor,簡稱 TFET)米用帶帶隧穿物理機制，使其亞閾擺幅不受傳統(tǒng)M0SFET亞閾擺幅極限值KT/q的限制，并且具有關態(tài)電流小，頻率特性好以及靜態(tài)功耗低等優(yōu)勢，被認為是延續(xù)“Moore定律”的重要途徑。
[0004]TFET器件的基本結構為柵控PIN二極管，通過柵電壓調(diào)節(jié)本征區(qū)(Intrinsic，簡稱I區(qū))表面載流子面密度及其相應的能帶結構，控制載流子隧穿幾率，實現(xiàn)器件工作狀態(tài)的改變。但是，傳統(tǒng)Si基TFET器件突破60 mV/dec的實驗報道并不多，并且TFET器件的亞閾值斜率還是柵電壓的函數(shù)，其值隨著柵電壓的增大而趨于惡化，因此，降低該器件的平均亞閾值斜率是一個難點問題。另外，Si材料為間接帶隙半導體，且禁帶寬度比較大，限制了 TFET器件的隧穿幾率，因此，與傳統(tǒng)M0SFET器件相比，該器件的驅(qū)動電流較小。如何提高TFET器件的驅(qū)動電流是目前關注的一個熱點。

【發(fā)明內(nèi)容】

[0005]為了增大現(xiàn)有Si基TFET器件的驅(qū)動電流以及降低其亞閾值斜率，本發(fā)明提出一種具有突變隧穿結的PNIN/NPIP型SSOI TFET及制備方法，可有效提高TFET器件的驅(qū)動電流以及降低亞閾斜率。
[0006]本發(fā)明提出的一種具有突變隧穿結的PNIN/NPIP型SSOI TFET，其結構如圖3所示。該TFET器件與傳統(tǒng)TFET器件結構的主要區(qū)別是在其有源區(qū)的材料為應變Si，并且其P區(qū)和I區(qū)(I區(qū)和N區(qū))之間有一高摻雜的N型(P型)薄層。
[0007]具體地，本發(fā)明實施例提出的一種具有突變隧穿結的PNIN/NPIP型SSOI TFET的制備方法，包括步驟:
(a)制備SS0I襯底;
(b)在所述SS0I襯底上采用干法刻蝕工藝形成淺溝槽隔離；
(c)在所述SS0I襯底上的指定漏區(qū)位置處光刻形成漏區(qū)圖形，采用注入工藝進行離子注入形成漏區(qū)；
(d)在所述SS0I襯底上指定源區(qū)位置處采用干法刻蝕工藝形成源區(qū)溝槽；
(e)采用離子注入工藝向所述源區(qū)溝槽的側壁傾斜一定角度注入離子，以在溝道內(nèi)靠近所述源區(qū)溝槽的側壁處形成薄層摻雜區(qū)，且所述薄層摻雜區(qū)的摻雜類型與所述漏區(qū)的摻雜類型相同；
(f)在所述源區(qū)溝槽內(nèi)淀積硅材料，并同時進行原位摻雜形成源區(qū)；源區(qū)的摻雜濃度高于漏區(qū)的摻雜濃度；
(g)在所述SSOI襯底表面形成柵介質(zhì)層和前柵極層，采用干法刻蝕工藝形成前柵，在所述SSOI襯底的背面形成背柵極層，采用干法刻蝕工藝形成背柵；
(h)光刻引線窗口，淀積金屬，光刻引線，形成所述源區(qū)、所述漏區(qū)、所述前柵和所述背柵的金屬引線，最終形成具有突變隧穿結的PNIN/NPIP型SSOI TFET。
[0008]此外，本發(fā)明又一實施例提出的一種具有突變隧穿結的PNIN/NPIP型SSOI TFET，由上述實施例的具有突變隧穿結的PNIN/NPIP型SSOI TFET的制備方法制得。
[0009]本發(fā)明采用智能剝離技術制備SS0I襯底，其中應變Si層是直接位于絕緣層上，其下不存在應變誘發(fā)層SiGe層，可以防止Ge原子的擴散，并且應變Si層可以做的很薄，應變度可以提高，禁帶寬度可以進一步減小，有助于隧穿幾率的增大，進而提高TFET器件的性能；在漏區(qū)通過帶膠離子注入工藝制備，有助于形成緩變摻雜濃度梯度的本征區(qū)/漏區(qū)結，可有效抑制TFET器件中的雙極效應；N型/P型薄層通過刻蝕源區(qū)溝槽并利用傾斜離子注入工藝制備，有助于獲得較薄的N型/P型薄層，可有效降低工藝難度；源區(qū)通過在刻蝕的源區(qū)溝槽內(nèi)選擇性外延淀積填充的工藝制備，能夠精確限定的隧穿結面積，同時采用原位摻雜，有助于形成陡峭摻雜濃度梯度的隧穿結和摻雜均勻的源區(qū)，可有效的提高器件驅(qū)動電流及降低亞閾斜率；
由上可知，本發(fā)明實施例制備的具有突變隧穿結的PNIN/NPIP型SSOI TFET，其SS0I襯底通過智能剝離技術制備，該結構中應變Si層是直接位于絕緣層上，其下不存在應變誘發(fā)層SiGe層，可以防止Ge原子的擴散，并且應變Si層可以做的很薄，應變度可以提高，禁帶寬度可以進一步減小，有助于隧穿幾率的增大，進而提高TFET器件的性能；其漏區(qū)通過帶膠離子注入工藝制備，該工藝有助于形成緩變摻雜濃度梯度的本征區(qū)/漏區(qū)結，可有效抑制TFET器件中的雙極效應；其N型/P型薄層通過刻蝕源區(qū)溝槽并利用傾斜離子注入工藝制備，有助于獲得較薄的N型/P型薄層，可有效降低工藝難度；其源區(qū)通過在刻蝕的源區(qū)溝槽內(nèi)選擇性外延淀積填充的工藝制備，該工藝能夠提供精確限定的隧穿結面積，同時采用原位摻雜，有助于形成具有陡峭摻雜濃度梯度的隧穿結和摻雜均勻的源區(qū)，可有效的提高器件驅(qū)動電流以及降低亞閾斜率；另外，本發(fā)明制備的具有突變隧穿結的PNIN/NPIP型SSOI TFET采用全耗盡SS0I襯底、雙柵結構，高K柵介質(zhì)層、限定的源區(qū)和漏區(qū)摻雜等方法，可進一步提高器件的性能，有望在低功耗領域得到采用，有較高的實用價值。
[0010]通過以下參考附圖的詳細說明，本發(fā)明的其它方面和特征變得明顯。但是應當知道，該附圖僅僅為解釋的目的設計，而不是作為本發(fā)明的范圍的限定，這是因為其應當參考附加的權利要求。還應當知道，除非另外指出，不必要依比例繪制附圖，它們僅僅力圖概念地說明此處描述的結構和流程。
【附圖說明】
[0011]下面將結合附圖，對本發(fā)明的【具體實施方式】進行詳細的說明。
[0012]圖1為本發(fā)明實施例的一種具有突變隧穿結的PNIN/NPIP型SSOI TFET的制備方法流程圖； 圖2a-圖2i為本發(fā)明實施例的一種具有突變隧穿結的PNIN/NPIP型SSOI TFET的制備方法示意圖；以及圖3為本發(fā)明實施例的一種具有突變隧穿結的PNIN/NPIP型SSOI TFET的結構示意圖。
【具體實施方式】
[0013]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明的【具體實施方式】做詳細的說明。
[0014]實施例一
請參見圖1，圖1為本發(fā)明實施例的一種具有突變隧穿結的PNIN/NPIP型SSOI TFET的制備方法流程圖，該制備方法包括如下步驟:
(a)制備SS0I襯底;
(b)在所述SS0I襯底上采用干法刻蝕工藝形成淺溝槽隔離；
(c)在所述SS0I襯底上的指定漏區(qū)位置處光刻形成漏區(qū)圖形，采用注入工藝進行離子注入形成漏區(qū)；
(d)在所述SS0I襯底上指定源區(qū)位置處采用干法刻蝕工藝形成源區(qū)溝槽；
(e)采用離子注入工藝向所述源區(qū)溝槽的側壁傾斜一定角度注入離子，以在溝道內(nèi)靠近所述源區(qū)溝槽的側壁處形成薄層摻雜區(qū)，且所述薄層摻雜區(qū)的摻雜類型與所述漏區(qū)的摻雜類型相同；
(f)在所述源區(qū)溝槽內(nèi)淀積硅材料，并同時進行原位摻雜形成源區(qū)；源區(qū)的摻雜濃度高于漏區(qū)的摻雜濃度；
(g)在所述SS0I襯底表面形成柵介質(zhì)層和前柵極層，采用干法刻蝕工藝形成前柵，在所述SS0I襯底的背面形成背柵極層，采用干法刻蝕工藝形成背柵；
(h)光刻引線窗口，淀積金屬，光刻引線，形成所述源區(qū)、所述漏區(qū)、所述前柵和所述背柵的金屬引線，最終形成具有突變隧穿結的PNIN/NPIP型SSOI TFET。
[0015]對于步驟(a)，可以包括如下步驟:
(al)在一 Si基片上外延生長漸變SiGe層、固定組分的弛豫SiGe層及應變Si層；(a2)向所述應變Si層表面注入一定劑量的Η離子，并與表面包括氧化層的另一 Si基片進行鍵