一種半導體器件及其制造方法
【技術領域】
[0001]本發(fā)明屬于半導體制造領域，尤其涉及一種半導體器件及其制造方法。
【背景技術】
[0002]隨著器件的特征尺寸不斷減小，在進入納米尺度尤其是22nm以下尺寸以后，臨近半導體物理器件的極限問題接踵而來，如電容損耗、漏電流增大、噪聲提升、閂鎖效應和短溝道效應等，為了克服這些問題，SOI (絕緣體上娃，Si 1 icon-On-1nsulator)技術應運而生。
[0003]SOI襯底分厚層和薄層S0I，薄層S0I器件的頂層硅的厚度小于柵下最大耗盡層的寬度，當頂層娃的厚度變薄時，器件從部分耗盡(Partially Deplet1n)向全部耗盡(FullyDeplet1n)轉(zhuǎn)變，當頂層??圭小于50nm時，為超薄SOI (Ultra thin S0I,UTS0I), SOI器件全部耗盡，全部耗盡的器件具有較大電流驅(qū)動能力、陡直的亞閾值斜率、較小的短溝道、窄溝道效應和完全消除Kink效應等優(yōu)點，特別適用于高速、低壓、低功耗電路的應用，超薄S0I成為22nm以下尺寸工藝的理想解決方案。
[0004]然而，目前S0I襯底的造價較高，且提供的S0I襯底的規(guī)格較為單一，無法根據(jù)器件的需要調(diào)整各層的厚度。
【發(fā)明內(nèi)容】
[0005]本發(fā)明的目的在于克服現(xiàn)有技術中的不足，提供一種半導體器件及其制造方法，可利用體襯底實現(xiàn)SOI器件且埋氧厚度可調(diào)。
[0006]為實現(xiàn)上述目的，本發(fā)明的技術方案為:
[0007]一種半導體器件的制造方法，包括步驟:
[0008]提供半導體襯底；
[0009]在襯底中形成背柵摻雜區(qū)；
[0010]在所述襯底上形成第一半導體層和第二半導體層的疊層，襯底中形成有所述疊層的隔離結(jié)構；
[0011]在第二半導體層上形成器件結(jié)構；
[0012]刻蝕器件兩側(cè)的第二半導體層，以形成刻蝕孔；
[0013]通過刻蝕孔進行腐蝕至少去除器件結(jié)構的柵極下的第一半導體層，以形成空腔；
[0014]在空腔及刻蝕孔中填充介質(zhì)材料。
[0015]可選的，在所述襯底上形成第一半導體層和第二半導體層的疊層的步驟具體為:
[0016]在半導體襯底上依次外延生長第一半導體層和第二半導體層。
[0017]可選的，所述襯底為硅襯底，所述第一半導體層為Gejii x，其中0〈χ〈1，所述第二半導體層為石圭。
[0018]可選的，在空腔及刻蝕孔中填充介質(zhì)材料的步驟具體為:
[0019]采用ALD工藝或者CVD工藝，在空腔中填滿第一介質(zhì)層以及在刻蝕孔的內(nèi)壁上形成第一介質(zhì)層；在刻蝕孔中填滿第二介質(zhì)層。
[0020]可選的,所述第一介質(zhì)層為高k介質(zhì)材料，第二介質(zhì)層為氧化石圭。
[0021]可選的，形成空腔的步驟具體為:通過刻蝕孔進行腐蝕去除器件結(jié)構的柵極下的第一半導體層，以形成空腔，僅剩余隔離結(jié)構附近的第一半導體層。
[0022]可選的，還包括步驟:
[0023]刻蝕剩余的隔離結(jié)構附近的第一半導體層及其上第二半導體層，以形成溝槽，并在溝槽中填充氧化物。
[0024]此外，本發(fā)明還提供了上述方法形成的半導體器件，包括:半導體襯底；
[0025]形成在半導體襯底中的背柵摻雜區(qū)；
[0026]半導體襯底上的第一介質(zhì)層以及其上的第二半導體層；
[0027]第二半導體層上的器件結(jié)構，所述第一介質(zhì)層至少位于器件結(jié)構的柵極下方；
[0028]貫穿第二半導體層的刻蝕孔，位于器件結(jié)構的柵極的兩側(cè)，刻蝕孔中填充有介質(zhì)材料。
[0029]可選的，所述刻蝕孔中的介質(zhì)材料包括刻蝕孔內(nèi)壁上的第一介質(zhì)層和填滿刻蝕孔的第二介質(zhì)層。
[0030]可選的,所述第一介質(zhì)層為高k介質(zhì)材料，第二介質(zhì)層為氧化石圭。
[0031]本發(fā)明的半導體器件的制造方法，在襯底上形成第一半導體層和第二半導體層，并在其上形成器件，而后，通過第二半導體層中刻蝕出刻蝕孔來去除第一半導體層，并重新形成介質(zhì)材料層，這樣，可以實現(xiàn)通過體襯底實現(xiàn)絕緣體上硅器件，同時，埋氧層的厚度可以通過形成的第一半導體層的厚度來調(diào)節(jié)，滿足不同器件的需求，工藝簡單易行，且易于在襯底中形成摻雜區(qū)，以進行背柵閾值電壓的調(diào)節(jié)。
【附圖說明】
[0032]為了更清楚地說明本發(fā)明實施的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0033]圖1示出了本發(fā)明的半導體器件的制造方法的流程圖；
[0034]圖2-圖12為根據(jù)本發(fā)明實施例制造半導體器件的各個制造過程中的截面結(jié)構示意圖。
【具體實施方式】
[0035]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的【具體實施方式】做詳細的說明。
[0036]在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施例的限制。
[0037]其次，本發(fā)明結(jié)合示意圖進行詳細描述，在詳述本發(fā)明實施例時，為便于說明，表示器件結(jié)構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發(fā)明保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。
[0038]參考圖1所示，本發(fā)明提供了一種半導體器件的制造方法，包括:提供半導體襯底；在所述襯底上形成第一半導體層和第二半導體層的疊層，所述襯底中形成有疊層的隔離結(jié)構；刻蝕器件兩側(cè)的第二半導體層，以形成刻蝕孔；通過刻蝕孔進行腐蝕至少去除器件結(jié)構的柵極下的第一半導體層，以形成空腔；在空腔及刻蝕孔中填充介質(zhì)材料。
[0039]本發(fā)明的器件的制造方法，通過在半導體襯底上形成第一和第二半導體層，在其上形成器件，而后，通過第二半導體層中刻蝕出刻蝕孔來去除第一半導體層，并重新形成介質(zhì)材料層，這樣，可以實現(xiàn)通過體襯底實現(xiàn)絕緣體上硅器件，同時，埋氧層的厚度可以通過形成的第一半導體層的厚度來調(diào)節(jié)，滿足不同器件的需求，工藝簡單易行，且易于在襯底中形成摻雜區(qū)，以進行背柵閾值電壓的調(diào)節(jié)。
[0040]為了更好的理解本發(fā)明的技術方案和技術效果，以下將結(jié)合本發(fā)明的半導體器件的制造方法的流程圖圖1和具體的實施例進行詳細的描述。
[0041]首先，在步驟S01，提供半導體襯底100，參考圖2所示。
[0042]在本發(fā)明實施例中，所述半導體襯底100可以為Si襯底、Ge襯底、SiGe襯底等。在其他實施例中，還可以為包括其他元素半導體或化合物半導體的襯底，例如GaAs、InP或SiC等，還可以為疊層結(jié)構，例如Si/SiGe等。在本實施例中，所述半導體襯底100為體硅襯
。
[0043]接著，在步驟S02，在襯底中形成背柵摻雜區(qū)152，參考圖2所示。
[0044]在本實施例中，在襯底上形成光敏刻蝕劑的掩膜150，在所需的器件區(qū)域進行離子注入，以形成摻雜區(qū)152。根據(jù)不同器件的需要，可以在襯底的不同區(qū)域形成不同的背柵摻雜區(qū)，以對不同的器件進行背柵閾值電壓的調(diào)節(jié)。
[0045]在本發(fā)明中，該背柵摻雜區(qū)形成在器件的形成區(qū)域，也就是說，形成在柵極對應區(qū)域的襯底中，通過對該摻雜區(qū)可以進行背柵閾值電壓的調(diào)節(jié)。由于本發(fā)明采用體襯底來形成類似SOI器件，尤其是可以形成類似ETS0I的器件，在體襯底中易于形成該背柵摻雜區(qū)，有利于提高器件的性能。
[0046]而后，在步驟S03，在所述襯底100上形成第一半導體層102和第二半導體層104的疊層，襯底中形成有所述疊層的隔離結(jié)構106，參考圖3所示。
[0047]在本實施例中，可以采用外延生長(EPI)工藝，在體硅襯底100上依次外延生長第一半導體層102和第二半導體層104，其中，所述第一半導體層可以為Ge.S^ x，其中0〈χ〈1，厚度可以為l_200nm,典型的可以5nm或10nm ;所述第二半導體層可以為娃，厚度可以為3-200nm,典型的可以為5nm或10nm。外延工藝可以形成質(zhì)量較高半導體層，以便提高所形成的器件的性能。在外延形成第一和第二半導體層后，可以進行第一和第二半導體層102、104及襯底100的刻蝕，以形成隔離結(jié)構106，隔離結(jié)構106之間的第二半導體層104為有源區(qū)，參考圖4所示。
[0048]在本發(fā)明中，第一半導體層的厚度可以根據(jù)器件的需要來選擇，其厚度決定了后續(xù)填充的介質(zhì)材料的厚度，即相當于SOI襯底中埋氧層的作用；第二半導體層用于器件的形成，其厚度根據(jù)器件的具體需求進行設置，相當于SOI襯底中頂層硅的作用，在該第二半導體層的厚度小于50nm時,可以用于形成UTS0I器件。
[0049]接著，在步驟S04，在第二半導體層104上形成器件結(jié)構110，參考圖5所示。
[0050]可以按照傳統(tǒng)的工藝來形成器件結(jié)構110，可以采用前柵或后柵工藝。在本實施例中