具有摻雜的子鰭片區(qū)域的非平面半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實施例是半導(dǎo)體器件和處理的領(lǐng)域，并且更具體地，是具有摻雜的子鰭片區(qū)域的非平面半導(dǎo)體器件和制造具有摻雜的子鰭片區(qū)域的非平面半導(dǎo)體器件的方法的領(lǐng)域。
【背景技術(shù)】
[0002]對于過去的幾十年，集成電路中的特征的縮放已成為在不斷增長的半導(dǎo)體產(chǎn)業(yè)背后的一個推動力。對越來越小的特征的縮放允許在半導(dǎo)體芯片的有限的有效面積(realestate)上增加的功能單元密度。例如，縮小的晶體管尺寸允許將更多數(shù)量的存儲器或邏輯器件納入到芯片上，由此賦予產(chǎn)品的制造增加的容量。然而，對不斷增加的容量的推動也不是一點問題也沒有的。優(yōu)化每個器件性能的必要性變得越來越顯著。
[0003]在集成電路的制造中，多柵極晶體管(諸如三柵極晶體管)隨著器件尺寸持續(xù)按比例縮小已變得更加普遍。在傳統(tǒng)工藝中，通常在體硅襯底或絕緣體上硅襯底上制造三柵極晶體管。在一些實例中，由于其較低的成本和與現(xiàn)有的高產(chǎn)率體硅襯底基礎(chǔ)設(shè)施的兼容性而優(yōu)選體硅襯底。
[0004]然而，縮放多柵極晶體管并非沒有后果。隨著微電子電路的這些基本構(gòu)建塊的尺寸減小和隨著在給定的區(qū)域制造的基本構(gòu)建塊的絕對數(shù)量增加，對用于制造這些構(gòu)建塊的半導(dǎo)體工藝的約束成為壓倒性的。
【附圖說明】
[0005]圖1A-1I示出了根據(jù)本發(fā)明的實施例的制造具有摻雜的子鰭片區(qū)域的非平面半導(dǎo)體器件的方法中的各個操作的截面圖，其中:
[0006]圖1A示出了具有在其中蝕刻出的鰭片的體硅半導(dǎo)體襯底；
[0007]圖1B示出了形成于圖1A的結(jié)構(gòu)上的P型固態(tài)摻雜劑源層；
[0008]圖1C示出了僅形成于圖1B的鰭片的一部分之上的經(jīng)圖案化的掩模；
[0009]圖1D示出了P型固態(tài)摻雜劑源層108的圖案化以形成經(jīng)圖案化的P型固態(tài)摻雜劑源層；
[0010]圖1E示出了與圖1D的暴露的鰭片和經(jīng)圖案化的P型固態(tài)摻雜劑源層共形的隔離緩沖層或阻擋層的形成；
[0011]圖1F示出了圖1E的結(jié)構(gòu)之上形成并平坦化電介質(zhì)填充層以暴露鰭片的頂面；
[0012]圖1G示出了專用于NM0S器件制造的鰭片以及講的掩模和/或逆行(retrograde)注入操作以從暴露的PM0S專用的鰭片形成N型摻雜的鰭片。
[0013]圖1H示出了電介質(zhì)填充層、經(jīng)圖案化的P型固態(tài)摻雜劑源層和隔離緩沖層或阻擋層的凹入以暴露圖1G的鰭片的突出部分；以及
[0014]圖1I示出了推進(drive-1n)退火以提供專用于匪0S器件的鰭片的摻雜的子鰭片區(qū)域。
[0015]圖2A-2I示出了根據(jù)本發(fā)明的實施例的制造具有摻雜的子鰭片區(qū)域的非平面半導(dǎo)體器件的另一方法中的各個操作的截面圖，其中:
[0016]圖2A示出了具有在其中蝕刻出的鰭片的體硅半導(dǎo)體襯底；
[0017]圖2B示出了形成于圖2A的結(jié)構(gòu)上的P型固態(tài)摻雜劑源層，以及與P型固態(tài)摻雜劑源層共形的隔離緩沖層或阻擋層的形成；
[0018]圖2C示出了僅形成于圖2B的鰭片的一部分之上的經(jīng)圖案化的掩模，以及對隔離緩沖層或阻擋層和P型固態(tài)摻雜劑源層的圖案化；
[0019]圖2D示出了N型固態(tài)摻雜劑源層的形成，N型固態(tài)摻雜劑源層形成于圖2C的暴露的鰭片和經(jīng)圖案化的隔離緩沖層或阻擋層和經(jīng)圖案化的P型固態(tài)摻雜劑源層上；
[0020]圖2E示出了僅形成于圖2D的鰭片的一部分之上的經(jīng)圖案化的掩模，以及對N型固態(tài)摻雜劑源層的圖案化；
[0021]圖2F示出了與N型固態(tài)摻雜劑源層共形的隔離緩沖層或阻擋層的形成；
[0022]圖2G示出了在圖2F的結(jié)構(gòu)之上的電介質(zhì)填充層的形成；
[0023]圖2H示出了電介質(zhì)填充層、經(jīng)圖案化的P型固態(tài)摻雜劑源層、經(jīng)圖案化的N型固態(tài)摻雜劑源層和隔離緩沖層或阻擋層的平坦化和凹入以暴露圖2G的鰭片的突出部分；以及
[0024]圖21示出了推進退火以提供專用于匪0S和PM0S器件兩者的鰭片的摻雜的子鰭片區(qū)域。
[0025]圖3A示出了根據(jù)本發(fā)明的實施例的具有鰭片的非平面半導(dǎo)體器件的截面圖，鰭片具有摻雜的子鰭片區(qū)域。
[0026]圖3B示出了根據(jù)本發(fā)明的實施例的沿著圖2A的半導(dǎo)體器件的a-a’軸呈現(xiàn)的平面圖。
[0027]圖4A是根據(jù)本發(fā)明的實施例的表明了到子鰭片區(qū)域的硼摻雜劑限制的模擬的2D
等尚線圖。
[0028]圖4B是根據(jù)本發(fā)明的實施例的表明了到子鰭片區(qū)域的磷摻雜劑界限的模擬的2D
等尚線圖。
[0029]圖5是根據(jù)本發(fā)明的實施例的表明了摻雜劑從摻雜的隔離層擴散到硅襯底中的測得的ID SIMS摻雜劑分布。
[0030 ]圖6示出了根據(jù)本發(fā)明的一個實現(xiàn)的計算設(shè)備。
【具體實施方式】
[0031]描述了具有摻雜的子鰭片區(qū)域的非平面半導(dǎo)體器件和制造具有摻雜的子鰭片區(qū)域的非平面半導(dǎo)體器件的方法。在以下的描述中，闡述了很多具體細節(jié)，諸如具體集成和材料體系，以提供對本發(fā)明實施例的透徹理解。將對本領(lǐng)域技術(shù)人員明顯的是，沒有這些具體細節(jié)也可實踐本發(fā)明的實施例。在其它實例中，公知的特征(例如集成電路設(shè)計布局)不被詳細描述以免不必要地混淆本發(fā)明的實施例。此外，要理解，附圖中示出的各實施例是說明性表示并且不一定按比例繪出。
[0032]本文所描述的一個或多個實施例致力于用于例如通過三柵極摻雜的玻璃子鰭片外擴散來選擇性摻雜在體硅晶片上制造的三柵極或FinFET晶體管的子鰭片區(qū)域的工藝。例如，本文描述了用于選擇性地摻雜三柵極或FinFET晶體管的子鰭片區(qū)域以在保持鰭片低摻雜的同時減少子鰭片泄漏。在從鰭片側(cè)壁凹入之后，將固態(tài)摻雜源(例如，P-型和η-型摻雜的氧化物，氮化物或碳化物)納入到晶體管工藝流程中，在保持鰭片主體相對未摻雜的同時提供到子鰭片區(qū)域中的阱摻雜。此外，在實施例中，本文所描述的一個或多個方法允許塊狀鰭片的有源部分的底部與有源部分和剩余塊體部分(例如，在柵控區(qū)域以下的部分)之間的摻雜邊界的自對準。
[0033]更一般地，可期望將體硅用于鰭片或三柵極。然而，擔心在器件的有源硅鰭片部分(例如，柵控區(qū)域或HSi)之下的區(qū)域(子鰭片)處于減弱的或沒有柵極控制。同樣地，如果源極或漏極區(qū)域在HSi點處或以下，則泄漏路徑可存在于整個子鰭片區(qū)域。根據(jù)本發(fā)明的實施例，為了解決上述問題，通過子鰭片摻雜提供充分的摻雜，而不必向鰭片的HSi部分提供相同等級的慘雜。
[0034]實施例可包括如下特征或考量中的一個或多個:(1)具有高摻雜子鰭片區(qū)域的低摻雜鰭片；(2)使用硼摻雜氧化物(例如，BSG)作為匪0S子鰭片區(qū)域的摻雜劑源；(3)使用磷摻雜氧化物(例如，PSG)或砷摻雜氧化物(例如，AsSG)作為PM0S子鰭片區(qū)域的摻雜劑源；(4)低摻雜的匪0S鰭片/BSG摻雜的子鰭片加上標準注入的PM0S鰭片(例如，包含圖案化工藝以從PM0S結(jié)構(gòu)去除硼摻雜氧化物，而隨后通過硼摻雜層提供匪0S阱摻雜，以及通過傳統(tǒng)注入工藝實現(xiàn)PM0S阱摻雜)；(5)低摻雜的PM0S鰭片PSG或AsSG摻雜的子鰭片加上標準注入的NM0S鰭片(例如，包含圖案化工藝以從NM0S結(jié)構(gòu)去除磷或砷摻雜氧化物，而隨后通過磷或砷摻雜層提供PM0S阱摻雜，以及通過傳統(tǒng)的注入工藝實現(xiàn)匪0S阱摻雜)；(6)通過BSG/(PSG或AsSG)摻雜的子鰭片的集成在相同的晶片上形成低摻雜的PM0S和NM0S鰭片(例如，包括圖案化工藝以集成通過BSG摻雜劑外擴散形成的NM0S子鰭片區(qū)域和通過在相同晶片上的PSG或AsSG摻雜劑外擴散形成的PM0S子鰭片區(qū)域)。本文所描述的工藝可通過NM0S和PM0S器件兩者中的高子鰭片摻雜實現(xiàn)低摻雜的匪0S和PM0S鰭片制造。可以理解，代替BSG、PSG或AsSG，更具體地，N型或P型固態(tài)摻雜劑層分別是其中包括N型或P型摻雜劑的電介質(zhì)層，諸如，但不限于，N型或P型摻雜的氧化物、氮化物或碳化物層。
[0035]為了提供情境，用于解決上述問題的傳統(tǒng)方法都涉及阱注入操作的使用，其中子鰭片區(qū)域被重摻雜(例如，遠大于2E18/cm3)，從而切斷子鰭片泄漏但也引起鰭片中的大量摻雜。光暈注入的添加進一步增加了鰭片摻雜，使得以高水平(例如，大于約lE18/cm3)摻雜線鰭片的端部。相反，本文所描述的一個或多個實施例提供鰭片中的低摻雜，由于通過改善載流子迀移實現(xiàn)較高的電流驅(qū)動，因此鰭片中的低摻雜是有益的，相反通過高摻雜的溝道器件的電離雜質(zhì)散射降低載流子迀移。而且，由于閾值電壓(Vt)的隨機變化直接與摻雜密度的平方根成比例，因此低摻雜器件還具有降低Vt的隨機失配的優(yōu)點。這允許產(chǎn)品在較低電壓下進行操作而沒有功能故障。同時，在鰭片正下方的區(qū)域(即，子鰭片)必須被高摻雜以防止子鰭片源極-漏極泄漏。用于向子鰭片區(qū)域提供該摻雜的傳統(tǒng)注入步驟還大量摻雜鰭片區(qū)域，從而不可能同時實現(xiàn)低摻雜的鰭片并抑制子鰭片泄漏。
[0036]如以下更徹底所描述的，本文所描述的一個或多個實施例可包括使用在繼鰭片蝕刻之后的鰭片上的固態(tài)源摻雜層(例如，硼摻雜氧化物)。隨后，在溝槽填充和拋光之后，使摻雜層與溝槽填充材料一起凹入以限定器件的鰭片高度(Hsi)。該操作從在Hsi之上的鰭片側(cè)壁上去除摻雜層。因此，摻雜層僅沿著子鰭片區(qū)域中的鰭片側(cè)壁存在，由此確保對摻雜位置的精確控制。在推進退火(drive-1n)之后，高摻雜被限制于子鰭片區(qū)域，從而迅速過渡至在His之上的鰭片的相鄰區(qū)域(其形成晶體管的溝道區(qū)域)中的低摻雜。一個或多個優(yōu)點或?qū)崿F(xiàn)包括:(1)使用固體源摻雜層；(2)圖案化以從相反極性器件去除摻雜層；(3)在一個操作中使溝槽材料和摻雜層凹入的蝕刻操作；(4)改善的晶體管電流驅(qū)動和改善的隨機Vt失配；(5)從器件流程完全去除阱注入的可能性(在這種情況下，固態(tài)摻雜的使用提供跨晶體管隔離，因此單獨的阱形成可不再是必要的)。
[0037]在第一示例中，圖1A-1I示出了根據(jù)本發(fā)明的實施例制造具有摻雜的子鰭片區(qū)域的非平面半導(dǎo)體器件的方法中的各個操作的截面圖。在一個具體實施例中，第一示例性工藝流程可被描述為硼硅酸鹽玻璃(BSG)NMOS和注入的PM0S制造方案。
[0038]參照圖1A，提供具有在其中蝕刻出的鰭片102的塊狀半導(dǎo)體襯底100(諸如，塊狀單晶硅襯底)。在實施例中，在塊狀襯底100中直接形成鰭片，并且該