一種硅控整流器的制造方法
【技術領域】
[0001 ]本發(fā)明涉及集成電路的靜電放電保護技術領域，具體涉及一種硅控整流器。
【背景技術】
[0002]集成電路的靜電放電(Electrostatic Discharge，ESD)現(xiàn)象是芯片在浮接的情況下，大量的電荷從外向內灌入集成電路的瞬時過程。由于集成電路芯片的內阻很低，當ESD現(xiàn)象發(fā)生時，會產生一個瞬時(耗時100?200納秒，上升時間僅約0.1?10納秒)、高峰值(幾安培)的電流，并且產生大量焦耳熱，從而會造成集成電路芯片失效問題。
[0003]對于深亞微米的集成電路，二極管觸發(fā)的娃控整流器(D1de Triggered SiliconContro lied Rectifier, DTSCR)由于觸發(fā)電壓可調，單位面積的電流泄放能力強而被廣泛的應用于先進工藝下的ESD保護。常規(guī)的DTSCR器件是一種ESD保護器件。
[0004]圖1為現(xiàn)有的DTSCR器件的結構示意圖，包括:P型硅襯底100;
[0005]在所述的P型硅襯底100上形成第一 N阱區(qū)101，在第一 N阱區(qū)101上形成第一 N+注入?yún)^(qū)107和第一 P+注入?yún)^(qū)113;
[0006]在所述的P型硅襯底100上形成第二 N阱區(qū)102，在第二 N阱區(qū)102上形成第二 N+注入?yún)^(qū)108和第二 P+注入?yún)^(qū)114;
[0007]在所述的P型硅襯底100上形成第三N阱區(qū)103，在第三N阱區(qū)103上形成第三N+注入?yún)^(qū)109和第三P+注入?yún)^(qū)115;
[0008]在所述的P型硅襯底100上形成第四N阱區(qū)104，在第四N阱區(qū)104上形成第四N+注入?yún)^(qū)110和第四P+注入?yún)^(qū)116;
[0009]在所述的P型硅襯底100上形成第五N阱區(qū)105，在第五N阱區(qū)105上形成第五N+注入?yún)^(qū)111和第五P+注入?yún)^(qū)117;
[0010]在所述的P型硅襯底100上形成第六N+注入?yún)^(qū)106與第六P+注入?yún)^(qū)112;
[0011]所述的第六N+注入?yún)^(qū)106設有源電極119，所述的第六P+注入?yún)^(qū)112設有源電極118，所述的第五N+注入?yún)^(qū)111設有源電極125，所述的第一 P+注入?yún)^(qū)113設有漏電極120，所述的源電極118、119和12 5均接地，所述的漏電極120作為靜電輸入端VESD。
[0012]如圖1所示的DTSCR器件，在所述靜電輸入端VESD發(fā)生ESD沖擊時的工作原理為:由于觸發(fā)電路二極管鏈的存在，能夠在ESD沖擊到來時實現(xiàn)電壓的有效開啟，開啟電壓的大小由二極管鏈上二極管的個數(shù)決定，二極管個數(shù)越多開啟電壓越高，反之則越低。二極管鏈開啟之后每個二極管垂直方向寄生的PNP BJT導通，襯底作為集電極收集大量的電流觸發(fā)左側的本征SCR器件結構，SCR開啟后導通電阻很低，作為主要的ESD電流泄放單元，并能將電壓箝至到較低的電位，獲得較低的鉗位電壓，從而實現(xiàn)了較高的泄放電流能力。
[0013]而在實際應用中，為了滿足不同ESD防護設計要求，在降低觸發(fā)電壓的情況下，必須要減少二極管的個數(shù)，進而導致其正常工作電壓下漏電很大;而較高的漏電會引起較大的靜態(tài)功耗，并且還會使得信號傳輸失真，造成內部電路功能錯誤，從而引起電路失效。
【發(fā)明內容】
[0014]針對現(xiàn)有技術中的缺陷，本發(fā)明提供了一種硅控整流器，該硅控整流器能在降低觸發(fā)電壓的同時，而又不引起漏電流的增加。
[0015]本發(fā)明提出了一種硅控整流器，包括:P型襯底，所述P型襯底上從左到右依次設有第一N阱區(qū)、第二N阱區(qū)、第三N阱區(qū)、第四N阱區(qū)以及第五N阱區(qū)；
[0016]所述第一N阱區(qū)、所述第二N阱區(qū)、所述第三N阱區(qū)、所述第四N阱區(qū)以及所述第五N阱區(qū)依次連接；
[0017]其中，
[0018]在五個N阱區(qū)中有兩個相鄰的N阱區(qū)之間的導電區(qū)的長度可調。
[0019]可選的，所述長度可調的導電區(qū)為任意兩個相鄰N阱區(qū)之間的導電區(qū)。
[0020]可選的，所述第一N阱區(qū)的左右分別設有第一P+摻雜區(qū)和第一N+摻雜區(qū)；
[0021]所述第二N阱區(qū)的左右分別設有第二P+摻雜區(qū)和第二N+摻雜區(qū)；
[0022]所述第三N阱區(qū)的左右分別設有第三P+摻雜區(qū)和第三N+摻雜區(qū)；
[0023]所述第四N阱區(qū)的左右分別設有第四P+摻雜區(qū)和第四N+摻雜區(qū)；
[0024]所述第五N阱區(qū)的左右分別設有第五P+摻雜區(qū)和第五N+摻雜區(qū)；
[0025]其中，所述第一P+摻雜區(qū)設有漏電極，所述第五N+摻雜區(qū)設有第一源電極，所述第一源電極均接地，所述漏電極為靜電輸入端Vesd。
[0026]可選的，所述硅控整流器還包括:第六P+摻雜區(qū)和第六N+摻雜區(qū)；
[0027]所述第六P+摻雜區(qū)和所述第六N+摻雜區(qū)分別設有第二源電極和第三源電極；
[0028]其中，所述第二源電極和所述第三源電極均接地。
[0029]可選的，所述N+摻雜區(qū)用于注入N+摻雜。
[0030]可選的，所述P+摻雜區(qū)用于注入P+摻雜。
[0031 ]可選的，還包括:位于所述P型襯底表面的導電區(qū)；
[0032]所述導電區(qū)包括第一導電區(qū)、第二導電區(qū)、第三導電區(qū)和第四導電區(qū)；
[0033]所述第一導電區(qū)分別與所述第一N+摻雜區(qū)與所述第二 P+摻雜區(qū)連接；
[0034]所述第二導電區(qū)分別與所述第二N+摻雜區(qū)與所述第三P+摻雜區(qū)連接；
[0035]所述第三導電區(qū)分別與所述第三N+摻雜區(qū)與所述第四P+摻雜區(qū)連接；
[0036]所述第四導電區(qū)分別與所述第四N+摻雜區(qū)與所述第五P+摻雜區(qū)連接。
[0037]可選的，所述導電區(qū)為金屬導電區(qū)。
[0038]可選的，所述金屬導電區(qū)的導電材料為銅。
[0039]可選的，所述N阱區(qū)用于注入N型摻雜。
[0040]由上述技術方案可知，本發(fā)明提出的硅控整流器通過改變兩個相鄰N阱區(qū)之間的導電區(qū)的長度，以改變兩個二極管之間的距離，從而改變整體結構的觸發(fā)電壓，實現(xiàn)觸發(fā)電壓的有效調節(jié)，進而滿足不同ESD防護的要求;同時，由于二極管的個數(shù)未發(fā)生變化，故在相同的工作電壓下漏電流相同，并不會因為觸發(fā)電壓的降低而引起漏電流的增加。
【附圖說明】
[0041]通過參考附圖會更加清楚的理解本發(fā)明的特征和優(yōu)點，附圖是示意性的而不應理解為對本發(fā)明進行任何限制，在附圖中:
[0042]圖1示出了現(xiàn)有的DTSCR器件的結構示意圖；
[0043]圖2示出了本發(fā)明一實施例提供的硅控整流器的結構示意圖；
[0044]圖3示出了現(xiàn)有的DTSCR器件和本發(fā)明提供的硅控整流器的ESD性能比較圖。
[0045]圖中，200、P型襯底；201、第一 N阱區(qū)；202、第二 N阱區(qū)；203、第三N阱區(qū)；204、第四N阱區(qū)；205、第五N阱區(qū)；206、第六N+摻雜區(qū)；207、第一N+摻雜區(qū)；208、第二N+摻雜區(qū)；209、第三N+摻雜區(qū)；210、第四N+摻雜區(qū)；211、第五N+摻雜區(qū)；212、第六P+摻雜區(qū)；213、第一 P+摻雜區(qū)；214、第二 P+摻雜區(qū)；215、第三P+摻雜區(qū)；216、第四P+摻雜區(qū)；217、第五P+摻雜區(qū)；218、第二源電極;219、第三源電極;220、漏電極;221、第一導電區(qū)；222、第二導電區(qū)；223、第三導電區(qū)；224、第四導電區(qū)；225、第一源電極。
【具體實施方式】
[0046]為使本發(fā)明實施例的目的、技術方案和優(yōu)點更加清楚，下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明的一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動的前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0047]圖2為本發(fā)明一實施例提供的硅控整流器的結構示意圖，參照圖2，一種硅控整流器，包括:
[0048]P型襯底200，所述P型襯底200上從左到右依次設有第一 N阱區(qū)201、第二 N阱區(qū)202、第三N阱區(qū)203、第四N阱區(qū)204以及第五N阱區(qū)205;
[0049 ] 所述第一 N阱區(qū)201、所述第二 N阱區(qū)202、所述第三N阱區(qū)203、所述第四N阱區(qū)204以及所述第五N阱區(qū)205依次連接；
[0050]其中，
[0051]在五個N阱區(qū)中有兩個相鄰的N阱區(qū)之間的導電區(qū)的長度可調。
[0052]需要說明的是，本發(fā)明中的襯底使用P型和N型均可，而選擇P型襯底200是因為P型襯底200有以下優(yōu)點:1、外延生長較佳;2、可以直接做NM0S晶體管，而且NM0S晶體管的速度較快;3、P型襯底200的內阻較大，能防止PN導通，以起到保護的作用；另外，N阱區(qū)的用于注入N型摻雜，N阱區(qū)或者P阱區(qū)的制作工藝較為成熟，此處不再進行詳述；
[0053]可理解的是，第一 N阱區(qū)201與第二 N阱區(qū)202連接，第二 N阱區(qū)202與第三N阱區(qū)203連接，第三N阱區(qū)203與第四N阱區(qū)204，第四N阱區(qū)204與第五N阱區(qū)205連接，相鄰兩個N阱區(qū)之間通過導電的導電區(qū)連接；
[0054]圖2中的D1、D2、D3、D4以及D5分別為第一個二極管、第二個二極管、第三個二極管、第四個二極管以及第五個二極管;與圖1相比可知，在本實施例中，本發(fā)明保持其他相鄰二極管之間的距離不變，通過改變D1和D2之間距離的長度，以調整整體結構的觸發(fā)電壓；
[0055]需要說明的是，本發(fā)明優(yōu)選改變的是一個導電區(qū)的長度，而在實際應用中，改變多