半導(dǎo)體器件制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件制造方法，特別是涉及一種CMOS型鰭片場(chǎng)效應(yīng)晶體管(FinFET)的制造方法。
【背景技術(shù)】
[0002]當(dāng)前通過單一縮減特征尺寸來降低成本的方法已經(jīng)遇到了瓶頸，特別是當(dāng)特征尺寸降至150nm以下時(shí)，很多物理參數(shù)不能按比例變化，例如硅禁帶寬度Eg、費(fèi)米勢(shì)(j)F、界面態(tài)及氧化層電荷Qox、熱電勢(shì)Vt以及pn結(jié)自建勢(shì)等等，這些將影響按比例縮小的器件性能。近30年來，半導(dǎo)體器件一直按照摩爾定律等比例縮小，半導(dǎo)體集成電路的特征尺寸不斷縮小，集成度不斷提高。隨著技術(shù)節(jié)點(diǎn)進(jìn)入深亞微米領(lǐng)域，例如lOOnm以內(nèi)，甚至45nm以內(nèi)，傳統(tǒng)場(chǎng)效應(yīng)晶體管(FET)，也即平面FET，開始遭遇各種基本物理定律的限制，使其等比例縮小的前景受到挑戰(zhàn)。眾多新型結(jié)構(gòu)的FET被開發(fā)出來，以應(yīng)對(duì)現(xiàn)實(shí)的需求，其中，F(xiàn)inFET就是一種很具等比例縮小潛力的新結(jié)構(gòu)器件。
[0003]FinFET，鰭狀場(chǎng)效應(yīng)晶體管，是一種多柵半導(dǎo)體器件。由于結(jié)構(gòu)上的獨(dú)有特點(diǎn)，F(xiàn)inFET成為深亞微米集成電路領(lǐng)域很具發(fā)展前景的器件。顧名思義，F(xiàn)inFET包括一個(gè)垂直于體硅的襯底的Fin，F(xiàn)in被稱為鰭片或鰭狀半導(dǎo)體柱，不同的FinTET被STI結(jié)構(gòu)分割開來。不同于常規(guī)的平面FET，F(xiàn)inFET的溝道區(qū)位于Fin之內(nèi)。柵極絕緣層和柵極在側(cè)面和頂面包圍Fin，從而形成至少兩面的柵極，即位于Fin的兩個(gè)側(cè)面上的柵極；同時(shí)，通過控制Fin的厚度，使得FinFET具有極佳的特性:更好的短溝道效應(yīng)抑制能力，更好的亞閾值斜率，較低的關(guān)態(tài)電流，消除了浮體效應(yīng)，更低的工作電壓，更有利于按比例縮小。
[0004]由于FinFET的鰭片結(jié)構(gòu)較窄，源區(qū)、漏區(qū)的自身面積以及接觸面積均較小，因此導(dǎo)致器件的外部電阻較大。通常，業(yè)界的一般性流程包括，在形成鰭片結(jié)構(gòu)之后，通過輕摻雜離子注入在鰭片結(jié)構(gòu)頂部形成LDD，退火激活注入離子之后，在LDD頂部以及鰭片結(jié)構(gòu)的側(cè)壁上外延生長(zhǎng)抬升的源漏區(qū)以增大源漏區(qū)尺寸從而降低接觸電阻，之后再對(duì)抬升源漏區(qū)注入摻雜或者在外延過程中原位摻雜。同時(shí)，優(yōu)選晶格常數(shù)與襯底、鰭片結(jié)構(gòu)略有差別的材料例如SiGe、SiC等以用于向溝道區(qū)施加應(yīng)力，從而有效提聞器件的驅(qū)動(dòng)能力。
[0005]然而，對(duì)于不同導(dǎo)電類型的FinFET而言，外延源漏的材質(zhì)通常是不同的。例如對(duì)于P型FinFET，外延材料通常為SiGe，而對(duì)于N型FinFET，外延材料通常為Si或SiC等。因此通常難以在同一個(gè)外延過程中同時(shí)外延生長(zhǎng)兩種外延層，也即需要如下兩步外延工藝:a形成鰭片結(jié)構(gòu)山，在第一(器件類型例如NM0S)區(qū)域和第二(器件類型例如PM0S)區(qū)域的鰭片結(jié)構(gòu)上同時(shí)沉積保護(hù)用的介質(zhì)層；c，形成第一掩模遮蔽第一區(qū)域而露出第二區(qū)域，去除第二區(qū)域內(nèi)的介質(zhì)層；d，在第二區(qū)域暴露的鰭片結(jié)構(gòu)上外延生長(zhǎng)第二外延層，并優(yōu)選隨后去除第一掩模；e，沉積第二介質(zhì)層覆蓋第一區(qū)域內(nèi)殘留的第一介質(zhì)層以及第二區(qū)域內(nèi)的第二外延層；f，形成第二掩模遮蔽第二區(qū)域并露出第一區(qū)域，去除第一區(qū)域內(nèi)的第二介質(zhì)層和第一介質(zhì)層；g，在第一區(qū)域暴露的鰭片結(jié)構(gòu)上外延生長(zhǎng)第一外延層，并優(yōu)選隨后去除第二掩模山，最后去除第二區(qū)域上殘留的第二介質(zhì)層。
[0006]由此可見，對(duì)于包含兩種不同導(dǎo)電類型FinFET器件的半導(dǎo)體器件而言，上述兩步外延工藝需要兩次光刻/刻蝕工藝才能選擇性地在不同區(qū)域上沉積不同材質(zhì)，工藝步驟復(fù)雜、耗時(shí)長(zhǎng)，并且存在多步光刻之間對(duì)準(zhǔn)的問題，難以適用于精細(xì)結(jié)構(gòu)的小尺寸FinFET。

【發(fā)明內(nèi)容】

[0007]由上所述，本發(fā)明的目的在于克服上述技術(shù)困難，提出一種半導(dǎo)體器件制造方法，通過選擇外延層的材質(zhì)和沉積順序，從而能夠高效率、低成本的。
[0008]為此，本發(fā)明提供了一種半導(dǎo)體器件制造方法，包括:步驟1，在襯底上第一區(qū)域和第二區(qū)域中形成多個(gè)鰭片結(jié)構(gòu)；步驟2，在第一區(qū)域和第二區(qū)域中多個(gè)鰭片結(jié)構(gòu)上形成保護(hù)層；步驟3，選擇性光刻/刻蝕去除第二區(qū)域中的保護(hù)層，露出鰭片結(jié)構(gòu)；步驟4，在第二區(qū)域中露出的鰭片結(jié)構(gòu)上形成第二外延層；步驟5，自對(duì)準(zhǔn)刻蝕去除第一區(qū)域中的保護(hù)層，露出鰭片結(jié)構(gòu)；步驟6，在第一區(qū)域中露出的鰭片結(jié)構(gòu)上形成第一外延層。
[0009]其中，第一區(qū)域?yàn)镹M0S區(qū)域，第二區(qū)域?yàn)镻M0S區(qū)域；或者，第一區(qū)域?yàn)镻M0S區(qū)域，第二區(qū)域?yàn)镹M0S區(qū)域。
[0010]其中，保護(hù)層的材質(zhì)選自以下之一或其組合:氧化硅、氮化硅、氮氧化硅、碳氧化硅、非晶碳、類金剛石無定形碳、無定形碳氮、多晶硼氮、非晶氟化氫化碳、非晶氟化碳、氟化四面體碳。
[0011]其中，步驟3進(jìn)一步包括:在第一區(qū)域和第二區(qū)域中的保護(hù)層上形成掩模層；光刻/刻蝕掩模層形成掩模圖形，覆蓋第一區(qū)域的保護(hù)層，露出第二區(qū)域的保護(hù)層；以掩模圖形為掩模，刻蝕第二區(qū)域的保護(hù)層，露出鰭片結(jié)構(gòu)。
[0012]其中，掩模層包括光刻膠，或者低K材料與光刻膠的組合。
[0013]其中，在步驟3和/或步驟5中，采用碳氟基氣體等離子干法刻蝕、氧等離子體干法刻蝕、或者濕法腐蝕去除保護(hù)層。
[0014]其中，第一外延層和/或第二外延層的材質(zhì)選自以下之一或其組合:S1、SiC、S1:H、SiGe、SiGeC、SiGeSn。
[0015]其中，步驟4中，第二外延層的生長(zhǎng)終止面為〈111〉晶面；步驟6中，第二區(qū)域中的第二外延層上也具有第一外延層，并且第二區(qū)域中第一外延層的厚度小于第二外延層的厚度。
[0016]其中，在步驟4之后、步驟5之前，通過輕摻雜注入在第二外延層中形成LDD結(jié)構(gòu)；或者在步驟4中，原位摻雜在第二外延層中形成LDD結(jié)構(gòu)。
[0017]其中，步驟1中還包括在多個(gè)鰭片結(jié)構(gòu)之間形成淺溝槽隔離結(jié)構(gòu)；步驟3的保護(hù)層與步驟1同時(shí)形成。
[0018]其中，步驟5進(jìn)一步包括:在第一區(qū)域和第二區(qū)域中的保護(hù)層上形成掩模層；光刻/刻蝕掩模層形成掩模圖形，覆蓋第二區(qū)域而露出第一區(qū)域的保護(hù)層；以掩模圖形為掩模，刻蝕第一區(qū)域的保護(hù)層，露出鰭片結(jié)構(gòu)。
[0019]依照本發(fā)明的半導(dǎo)體器件制造方法，僅采用一次光刻/刻蝕工藝實(shí)現(xiàn)了在不同導(dǎo)電類型FinFET上選擇性沉積不同的外延層，降低了工藝復(fù)雜度，節(jié)省了成本，并且提高了器件可靠性。
【附圖說明】
[0020]以下參照附圖來詳細(xì)說明本發(fā)明的技術(shù)方案，其中:
[0021]圖1至圖6為依照本發(fā)明的半導(dǎo)體器件制造方法各步驟的剖視圖；以及
[0022]圖7為依照本發(fā)明的半導(dǎo)體器件制造方法的流程圖。
【具體實(shí)施方式】
[0023]以下參照附圖并結(jié)合示意性的實(shí)施例來詳細(xì)說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了高效、低成本在不同導(dǎo)電類型FinFET上選擇性沉積不同的外延層的半導(dǎo)體器件制造方法。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請(qǐng)中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或制造工序。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或制造工序的空間、次序或?qū)蛹?jí)關(guān)系。
[0024]如圖1所示，在襯底1上形成多個(gè)鰭片結(jié)構(gòu)1F，如圖7的第一步驟。值得注意的是，各個(gè)附圖并未嚴(yán)格按照比例繪制，僅為了方便示意說明的目的。
[0025]先提供襯底1，襯底1依照器件用途需要而合理選擇，可包括單晶體硅(Si)、單晶體鍺(Ge)、應(yīng)變娃(Strained Si)、鍺娃(SiGe),或是化合物半導(dǎo)體材料，例如氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)，以及碳基半導(dǎo)體例如石墨烯、SiC、碳納管等等。出于與CMOS工藝兼容的考慮，襯底1優(yōu)選地為體Si或SOI。襯底1 一般為〈110〉或〈100〉晶面，以便于生長(zhǎng)上層結(jié)構(gòu)。
[0026]任選的，對(duì)襯底1圖形化而形成鰭片結(jié)構(gòu)1F，也即襯底1頂部包括鰭片結(jié)構(gòu)1F。例如，在襯底1頂部涂覆光刻膠薄膜并且曝光顯影形成沿第一方向(圖1中水平的左右方向)延伸的多個(gè)光刻膠圖形(未示出)。以光刻膠圖形為掩模各向異性地刻蝕襯底1形成多個(gè)鰭片結(jié)構(gòu)1F，例如等離子干法刻蝕或RIE，刻蝕氣體例如碳氟基氣體(CF4、CH2F2、CHF3、CH3F、C3H6、C4F6、C4F8等)，或者針對(duì)Si材質(zhì)采用TMAH濕法腐蝕。進(jìn)一步優(yōu)選地，在多個(gè)鰭片結(jié)構(gòu)1F之間、周圍通過熱氧化、化學(xué)氧化、CVD (例如HDPCVD、PECVD等)填充形成例如氧化石圭、氮氧化娃材質(zhì)的絕緣層并且回刻(etch—back)直至至少露出鰭片結(jié)構(gòu)1F頂部而構(gòu)成淺溝槽隔離(STI)2。值得注意的是，以下附圖中左側(cè)區(qū)域也即A區(qū)域稱作第一區(qū)域或第一導(dǎo)電類型器件區(qū)域，右側(cè)區(qū)域也即B區(qū)域稱作第二區(qū)域或第二導(dǎo)電類型器件區(qū)域，在A、B區(qū)域中可以形成多個(gè)鰭片結(jié)構(gòu)而不限于圖中所示各一個(gè)，并且A、B區(qū)域也可以與圖中所示不同，并且相鄰配置而是兩個(gè)區(qū)域之間間隔、夾雜若干其他區(qū)域(可以是導(dǎo)電區(qū)域，也可以是其他絕緣隔離區(qū)域)。
[0027]如圖2所示以及圖7步驟2所述，在整個(gè)器件上形成保護(hù)層3，覆蓋了 STI 2的頂部、鰭片結(jié)構(gòu)1F的頂部和側(cè)壁，還可以覆蓋由STI2所暴露出的襯底1區(qū)域頂部(未示出)。保護(hù)層3的材質(zhì)例如包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、非晶碳、類金剛石無定形碳(DLC)、無定形碳氮、多晶硼氮、非晶氟化氫化碳、非晶氟化碳、氟化四面體碳等，其形成工藝可以包括熱氧化、化學(xué)氧化、HDPCVD、MOCVD、MBE、ALD等，并且優(yōu)選地采用共形沉積工藝。在本發(fā)明一個(gè)優(yōu)選實(shí)施例中，形成保護(hù)層3以在稍后的外延工藝中提高生長(zhǎng)的選擇性。但是實(shí)際上，除了上述額外工藝沉積層3之外，也可以通過其他方式提供對(duì)鰭片結(jié)構(gòu)1F的保護(hù)，例如濕法氧化鰭片結(jié)構(gòu)1F頂部形成薄的氧化層(最終可以通過HF基腐蝕液去除)，或者在刻蝕形成鰭片結(jié)構(gòu)1F過程后半段中增大碳氟比并減小氧化性氣體供給而在鰭片結(jié)構(gòu)1F頂部留下原生的保護(hù)層，或者僅通過調(diào)整刻蝕腔室內(nèi)氣壓、溫度、RF功率等物理參數(shù)而留下原生氧化物層，還可以在STI 2沉積