半導體裝置及其制造方法
【技術領域】
[0001]本發(fā)明涉及半導體技術領域，尤其涉及半導體裝置及其制造方法。
【背景技術】
[0002]垂直納米線器件已經(jīng)被用于三維(3D)存儲器器件中，并且它也可以用于邏輯器件中。
[0003]傳統(tǒng)的納米線兩端通過支撐墊來固定，在倒角工藝中通常采用退火工藝，這可以獲得較好的線邊緣粗糙度(line edge roughness, LER)。
[0004]然而，對于垂直納米線來說，納米線的頂端是浮置的，因此對于具有小的關鍵尺寸(Critical Dimens1n,⑶)的納米線,退火工藝會導致納米線具有彎曲的廓形(bendingprofile)，這是不期望的。
[0005]概述
[0006]本公開的一個實施例的目的之一在于提供一種垂直納米線的陣列及其制造工藝。本公開的另外的一個實施例的目的在于提供一種具有改善的線邊緣粗糙度的納米線陣列及其制造方法。本公開的又一個實施例的目的在于提供一種具有改善的廓形納米線陣列及其制造方法。
[0007]根據(jù)本公開的一個實施例，提供一種半導體裝置的制造方法，所述方法包括:提供半導體結(jié)構，所述半導體結(jié)構包括半導體襯底以及在所述襯底上的第一硬掩模層；在所述半導體結(jié)構中形成多個彼此不相交的第一溝槽，所述第一溝槽向下穿過所述第一硬掩模層延伸到所述襯底中；以填充材料填充所述第一溝槽；在填充有所述填充材料的所述半導體結(jié)構上形成第二硬掩模層；以及在形成有所述第二硬掩模層的半導體結(jié)構中形成多個彼此不相交的第二溝槽，每一個所述第二溝槽與至少一個所述第一溝槽相交，所述第二溝槽向下穿過所述第二硬掩模層延伸到所述襯底中，從而形成半導體納米線的陣列。
[0008]在一個實施方式中，所述方法還包括:在填充所述第一溝槽之后，進行平坦化以使得所述填充材料的上表面與第一硬掩模層的上表面基本齊平。
[0009]在一個實施方式中，所述方法還包括:在填充所述第一溝槽之后，進行平坦化以使得所述填充材料的上表面與襯底的上表面基本齊平。
[0010]在一個實施方式中，所述方法還包括:去除所述填充材料；以及對所得到的半導體納米線進行倒角處理。
[0011]在一個實施方式中，所述納米線的橫向尺寸為小于60納米。
[0012]在一個實施方式中，所述第一硬掩模層包括下列材料之一:硅的氮化物、硅的氮氧化物或氧氮化物、或者硅的碳氮化物；并且所述第二硬掩模層包括下列材料之一:硅的氮化物、硅的氮氧化物或氧氮化物、或者硅的碳氮化物。
[0013]在一個實施方式中，所述第一溝槽基本沿第一方向延伸，所述第二溝槽基本沿與所述第一方向不同的第二方向延伸。
[0014]在一個實施方式中，所述方法還包括:在倒角處理之后，去除所述第二硬掩模層。
[0015]在一個實施方式中，在俯視時，倒角后的半導體納米線的外廓為具有曲率的形狀。
[0016]根據(jù)本公開的另一個實施例，提供一種半導體裝置的制造方法，所述方法包括:提供半導體結(jié)構，所述半導體結(jié)構包括半導體襯底以及在所述襯底上的第一硬掩模層；在所述半導體結(jié)構中形成多個彼此不相交的第一溝槽，所述第一溝槽向下穿過所述第一硬掩模層延伸到所述襯底中；以填充材料填充所述第一溝槽；在填充有所述填充材料的所述半導體結(jié)構上形成第二硬掩模層；以及在形成有所述第二硬掩模層的半導體結(jié)構中形成多個彼此不相交的第二溝槽，每一個所述第二溝槽與至少一個所述第一溝槽相交，所述第二溝槽向下穿過所述第二硬掩模層延伸到所述襯底中，從而形成基本垂直的半導體的陣列。
[0017]在一個實施方式中，所述方法還包括:去除所述填充材料；以及對所得到的半導體柱進行倒角處理。
[0018]根據(jù)本公開的又一個實施例，提供一種半導體裝置，包括:半導體襯底上的包括基本垂直的半導體柱的陣列；以及所述半導體柱上的硬掩模層，其中所述半導體柱中的兩個或更多個半導體柱上的硬掩模層彼此連通。
[0019]在一個實施方式中，在俯視時，所述半導體柱的外廓為具有曲率的形狀。
[0020]在一個實施方式中，所述裝置還包括:位于半導體柱上且與半導體柱接觸的另外的硬掩模層，不同半導體柱上的所述另外的硬掩模層彼此不連通。
[0021]在一個實施方式中，所述硬掩模層包括下列材料之一:硅的氮化物、硅的氮氧化物或氧氮化物、或者硅的碳氮化物。
[0022]在一個實施方式中，所述另外的硬掩模層包括下列材料之一:硅的氮化物、硅的氮氧化物或氧氮化物、或者硅的碳氮化物。
[0023]在一個實施方式中，所述多個垂直半導體柱中的兩個或更多個半導體柱基本平行地排列。
[0024]在一個實施方式中，在俯視時，所述陣列中的一個半導體柱在第一方向上以第一溝槽與相鄰的半導體柱隔開，和/或在第二方向上以第二溝槽與相鄰的半導體柱隔開。
[0025]在一個實施方式中，所述半導體柱是納米線。
[0026]在一個實施方式中，所述納米線的橫向尺寸為小于60納米。
[0027]根據(jù)本公開的不同實施例，還可以至少實現(xiàn)至少下列效果中一項或多項:改善納米線的線邊緣粗糙度，改善納米線的廓形使其基本豎直，提高器件性能，提高器件可靠性，使得工藝流程相對簡單，和/或降低了成本。
[0028]通過以下參照附圖對本公開的示例性實施例的詳細描述，本公開的其它特征、方面及其優(yōu)點將會變得清楚。
【附圖說明】
[0029]附圖構成本說明書的一部分，其描述了本公開的示例性實施例，并且連同說明書一起用于解釋本發(fā)明的原理，在附圖中:
[0030]圖1是根據(jù)本公開一個實施例的半導體裝置的制造方法的簡化流程圖；
[0031]圖2是本公開一個實施例的半導體結(jié)構的示意截面圖；
[0032]圖3A和3B是分別示出根據(jù)本公開的一些實施例的在半導體結(jié)構中形成第一溝槽后的俯視圖和沿橫貫第一溝槽的線3B-3B’截取的示意截面圖；
[0033]圖4A和4B是分別示出根據(jù)本公開的一些實施例的填充第一溝槽后的俯視圖和沿橫貫第一溝槽的線4B-4B’截取的示意截面圖；
[0034]圖5是示出根據(jù)本公開的另一些實施例的填充第一溝槽后的示意截面圖；
[0035]圖6是示出根據(jù)本公開的一些實施例的在填充有填充材料的半導體結(jié)構上形成第二硬掩模層后示意截面圖；
[0036]圖7A是示出根據(jù)本公開的一些實施例的形成第二溝槽后的俯視圖；圖7B、7C和7D是分別示出沿著圖7A所示的7B-7B’、7C-7C’、7D-7D’方向的示意截面圖；
[0037]圖8A和SB是分別示出根據(jù)本公開的一些實施例的去除填充材料后的示意截面圖；圖8B和是示出沿著圖8A所示的8B-8B’所在的平面向下的俯視圖；
[0038]圖9是示出根據(jù)本公開另一些實施例的去除填充材料后的示意截面圖；
[0039]圖10是示出根據(jù)本公開的一些實施例的對所得到的半導體柱進行倒角處理后的俯視圖；
[0040]圖11是示出根據(jù)本公開的另一些實施例的對所得到的半導體柱進行倒角處理后的俯視圖；
[0041]圖12是示出根據(jù)本公開的一些實施例的去除半導體柱上的第一和/或第二硬掩模層后的示意截面圖。
【具體實施方式】
[0042]現(xiàn)在將參照附圖來詳細描述本公開的各種示例性實施例。應理解，除非另外具體說明，否則在這些實施例中闡述的部件和步驟的相對布置、數(shù)字表達式和數(shù)值不應被理解為對本發(fā)明范圍的限制。
[0043]此外，應當理解，為了便于描述，附圖中所示出的各個部件的尺寸并不必然按照實際的比例關系繪制，例如某些層的厚度或?qū)挾瓤梢韵鄬τ谄渌麑佑兴浯蟆?br>[0044]以下對示例性實施例的描述僅僅是說明性的，在任何意義上都不作為對本發(fā)明及其應用或使用的任何限制。
[0045]對于相關領域普通技術人員已知的技術、方法和裝置可