用于嵌入式sonos存儲器集成工藝的側墻結構及制造方法
【技術領域】
[0001] 本發(fā)明涉及半導體集成電路制造領域，特別是涉及一種用于嵌入式S0N0S(閃存存 儲器)存儲器集成工藝的側墻結構。本發(fā)明還涉及一種所述側墻結構的制造方法。
【背景技術】
[0002] 結合圖1所示，在嵌入式S0N0S工藝開發(fā)中，由于需要同時兼顧邏輯區(qū)域和S0N0S區(qū) 域，因此現(xiàn)有的制造工藝會面臨一些新的挑戰(zhàn)。尤其是在側墻刻蝕工藝中，S0N0S區(qū)域比邏 輯區(qū)域的側墻膜層要復雜。圖1中，1為硅襯底，2為S0N0S區(qū)域的0N0(氧化層/氮化層/氧化 層)結構的柵氧化層，3為S0N0S區(qū)域的柵極、4為邏輯區(qū)域的柵氧化層、5為邏輯區(qū)域的側墻 氧化層、6為S0N0S區(qū)域的側墻氧化層、7為由氧化硅-氮化硅-氧化硅膜層組成的S0N0S區(qū)域 偵_、8為S0N0S區(qū)域的金屬接觸孔、9為邏輯區(qū)域、10為S0N0S區(qū)域。其中，0N0結構的柵氧化 層2，由下自上依次為約17Λ的氧化硅、約140Α的氮化硅和約20Α的氧化硅。S0N0S區(qū)域的 側墻氧化層6采用熱氧生長，為厚度約20~50LSONOS區(qū)域側墻7由下至上依次為約 100~200Α的氧化娃、約200~300Α氮化硅和約500~6〇祕的氧化硅。邏輯區(qū)域的柵極 側墻11，其最下層的氧化硅厚度約100~150Λ，采用化學沉積生成。
[0003] 傳統(tǒng)的刻蝕工藝很難使兩個區(qū)域達到平衡。以下是傳統(tǒng)工藝存在的幾大問題：
[0004] 1.傳統(tǒng)的刻蝕工藝會造成側墻刻蝕之后有0Ν0膜層2中的氮化硅殘留使S0N0S區(qū)域 的金屬接觸孔8無法刻通導致低良率的問題。調整刻蝕工藝也很難平衡邏輯區(qū)域和S0N0S區(qū) 域。如果針對邏輯區(qū)域不產生過量刻蝕，則S0N0S區(qū)域的0Ν0膜層2會有Sin(氮化硅)殘留。如 果針對S0N0S區(qū)域Sin刻蝕干凈，則邏輯區(qū)域表面硅損失量過多，導致邏輯區(qū)域器件的結深 和漏電都變差。
[0005] 2.側墻刻蝕后0N0膜層2的Sin殘留會導致S0N0S器件可靠性變差。
[0006] 3. S0N0S器件在高電壓操作下存在較大的柵致漏極漏電（GIDL)，使得相關的栗電 路電壓不夠不能正常工作。
【發(fā)明內容】
[0007] 本發(fā)明要解決的技術問題是提供一種用于嵌入式S0N0S存儲器集成工藝的側墻結 構，在保證邏輯區(qū)域實施工藝不變的同時，能有效降低S0N0S器件的漏電，提高產品良率和 可靠性;為此，本發(fā)明還要提供一種所述側墻結構的制造方法。
[0008] 為解決上述技術問題，本發(fā)明的用于嵌入式S0N0S存儲器集成工藝的側墻結構是 采用如下技術方案實現(xiàn)的，S0N0S區(qū)域側墻由兩層構成，從下至上依次為：厚度為 300~4001的氮化硅層，厚度為500~600 A的氧化硅層。
[0009] 所述用于嵌入式S0N0S存儲器集成工藝的側墻結構制造方法，包括如下步驟：
[0010] 步驟1.在定義好有源區(qū)區(qū)域之后進爐管長0N0層；
[0011] 步驟2.用所述0Ν0層作為掩模版刻蝕掉S0N0S區(qū)域以外的部分；
[0012] 步驟3.進入爐管生長邏輯區(qū)域的柵氧化層、多晶硅柵極并定義好多晶硅柵極位置 (如圖1中4的位置），形成S0N0S區(qū)域以及Logic區(qū)域的器件；
[0013] 步驟4.進入爐管生長厚度為70~150Λ的S0N0S區(qū)域的側墻氧化層；進入爐管生 長S0N0S區(qū)域的側墻膜層，從下往上的膜層分別為300~/100A氮化硅層，500~600Λ氧化 娃層；
[0014] 步驟5.通過側墻刻蝕定義邏輯區(qū)域和S0N0S區(qū)域的側墻形貌。
[0015] 本發(fā)明在不改變S0N0S區(qū)域側墻總厚度的前提下，通過簡化S0N0S區(qū)域側墻膜層和 改變邏輯區(qū)域的側墻生長方式，不僅可以有效平衡邏輯區(qū)域與S0N0S區(qū)域的刻蝕工藝窗口， 更重要的是可以降低S0N0S器件在高壓差操作下產生的柵致漏極漏電（GIDL)，同時提升器 件可靠性。
【附圖說明】
[0016] 下面結合附圖與【具體實施方式】對本發(fā)明作進一步詳細的說明：
[0017]圖1是現(xiàn)有的邏輯區(qū)域和S0N0S區(qū)域結構剖面圖；
[0018] 圖2是用于嵌入式S0N0S存儲器集成工藝的側墻結構剖面圖；
[0019] 圖3是圖1與圖2所示兩種結構S0N0S區(qū)域柵致漏極漏電比較圖；
[0020] 圖4是圖1與圖2所示兩種結構S0N0S區(qū)域可靠性比較圖。
【具體實施方式】
[0021]結合圖2所示，所述用于嵌入式S0N0S存儲器集成工藝的側墻結構是采用如下方式 實現(xiàn)的：
[0022] 1.將邏輯區(qū)域的柵極側墻11由原來熱氧生長方式改為爐管生長方式，其最下層的 氧化硅厚度從原來的20~50A增加到70~1501。
[0023] 2.將S0N0S區(qū)域側墻膜層12由原來的三層，即厚度為]00~200Λ的氧化硅層，厚 度為200~:30(?的氮化硅層，厚度為500~600Λ的從化硅層，改為兩層，即從下至上依次 是，厚度為300~400A的氮化硅層，厚度為500~600A的氧化硅層。
[0024] 經過以上兩步工藝，邏輯區(qū)域側墻膜層還是維持之前的氧化硅-氮化硅-氧化硅三 層不變。
[0025] S0N0S區(qū)域側墻膜層簡化為氮化硅層-氧化硅層兩層，S0N0S區(qū)域的0N0層在柵極刻 蝕之后最上層的ΗΤ0(高溫氧化)殘留量小于20Λ，基本可以忽略。簡化后的S0N0S區(qū)域側墻 膜層在側墻刻蝕步驟中基本能與邏輯區(qū)域達到平衡。
[0026]所述用于嵌入式S0N0S存儲器集成工藝的側墻結構制造方法具體實施步驟如下： [0027]步驟1.在定義好有源區(qū)區(qū)域之后進爐管生長S0N0S區(qū)域的0Ν0結構的柵氧化層2， 由下自上依次為約ΠΑ的氧化硅、約1，10Λ的氮化硅和約20Α的氧化硅。
[0028]步驟2.用所述0Ν0層作為掩模版刻蝕掉S0N0S區(qū)域以外的部分。
[0029]步驟3.進入爐管生長邏輯區(qū)域的柵氧化層4、多晶硅柵極并定義好多晶硅柵極位 置(如圖2中4的位置），形成S0N0S區(qū)域以及Logic區(qū)域的器件。
[0030] 步驟4.進入爐管生長厚度為70~150Λ的S0N0S區(qū)域的側墻氧化層6;進入爐管長 S0N0S區(qū)域的側墻膜層12，從下往上的膜層分別為300~/100Λ氮化硅層，500~600Λ氧化 娃層。
[0031] 步驟5.通過側墻刻蝕定義邏輯區(qū)域和S0N0S區(qū)域的側墻形貌。
[0032]參見圖3,比較圖1和圖2,對比的數(shù)據(jù)顯示，圖2所示器件在高壓擦寫的操作條件 下，柵致漏極漏電明顯比圖1所示所示器件的要小。再參見圖4,且在相同的可靠性操作周期 下，圖2所示器件擦寫操作的電壓變化較圖1所示所示器件的要小。這表明圖2所示器件的可 靠性窗口較圖1所示器件來的大。圖4中，標號A所指示的曲線為圖2所示器件，標號B所指示 的曲線為圖1所示器件。
[0033]以上通過【具體實施方式】對本發(fā)明進行了詳細的說明，但這些并非構成對本發(fā)明的 限制。在不脫離本發(fā)明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也 應視為本發(fā)明的保護范圍。
【主權項】
1. 一種用于嵌入式SONOS存儲器集成工藝的側墻結構，其特征在于，SONOS區(qū)域側墻由 兩層構成，從下至上依次為:厚度為300~400A的氮化硅層，厚度為500~600 A的氧化 娃層。2. 如權利要求1所述的側墻結構，其特征在于：由爐管生長方式形成的邏輯區(qū)域的柵極 側墻為三層，從下至上依次為氧化硅、氮化硅和氧化硅，最下層的氧化硅厚度為 70~150Λ。3. 如權利要求1所述的側墻結構，其特征在于:位于所述SONOS區(qū)域側墻內側的SONOS區(qū) 域的側墻氧化層厚度為70~150Λ。4. 一種用于權利要求1所述側墻結構制造方法，其特征在于，包括如下步驟： 步驟1.在定義好有源區(qū)區(qū)域之后進爐管生長SONOS區(qū)域的ONO層結構的柵氧化層； 步驟2.用所述ONO層作為掩模版刻蝕掉SONOS區(qū)域以外的部分； 步驟3.進入爐管生長邏輯區(qū)域的柵氧化層、多晶硅柵極并定義好多晶硅柵極位置，形 成SONOS區(qū)域以及邏輯區(qū)域的器件； 步驟4.進入爐管生長厚度為70~150A的SONOS區(qū)域的側墻氧化層6 ;進入爐管生長 SONOS區(qū)域的側墻膜層，從下往上的膜層分別為300~，100Λ氮化硅層300 -600Λ氧化硅 層； 步驟5.通過側墻刻蝕定義邏輯區(qū)域和SONOS區(qū)域的側墻形貌。5. 如權利要求4所述的方法，其特征在于:邏輯區(qū)域的多晶硅柵極刻蝕之后，要求SONOS 區(qū)域的柵氧化層ONO的最上層高溫氧化層殘留的厚度要求小于20Λ。
【專利摘要】本發(fā)明公開了一種用于嵌入式SONOS存儲器集成工藝的側墻結構，SONOS區(qū)域側墻由兩層構成，從下至上依次為：厚度為的氮化硅層，厚度為的氧化硅層。本發(fā)明還公開了一種用于嵌入式SONOS存儲器集成工藝的側墻結構制造方法。本發(fā)明在保證邏輯區(qū)域實施工藝不變的同時，能有效降低SONOS器件的漏電，提高產品良率和可靠性。
【IPC分類】H01L27/115, H01L21/8247
【公開號】CN105529333
【申請?zhí)枴緾N201610064126
【發(fā)明人】嚴舒瑤, 熊偉, 張可剛, 陳華倫
【申請人】上海華虹宏力半導體制造有限公司
【公開日】2016年4月27日
【申請日】2016年1月29日