對應匹配，其注入能量確保形成的袋狀區(qū)將低摻雜源/漏區(qū)103包裹住，從而有效抑制住由漏致勢壘降低(DIBL)所導致的短溝道效應。
[0035]對于半導體襯底100中的P型存儲器單元區(qū)而言，所述袋狀區(qū)離子注入的摻雜離子可以是磷離子或者砷離子等。
[0036]當所述袋狀區(qū)離子注入的摻雜離子為磷離子時，離子注入的能量范圍為5_35keV，離子注入的劑量為1.0 X e13-l.0 X e14cm 2，離子注入的入射方向相對于與半導體襯底100相垂直的方向偏移一定的角度，所述角度的范圍為0-45度。
[0037]當所述袋狀區(qū)離子注入的摻雜離子為砷離子時，離子注入的能量范圍為10-50keV，離子注入的劑量為1.0Xe13-L OXe14Cm 2，離子注入的入射方向相對于與半導體襯底100相垂直的方向偏移一定的角度，所述角度的范圍為0-45度。
[0038]接下來，執(zhí)行快速熱退火工藝，以激活低摻雜源/漏區(qū)103和所述袋狀區(qū)中的摻雜離子并消除上述離子注入產(chǎn)生的缺陷。在其它實施例中，也可以采用其它退火方式，應能達到類似的效果。
[0039]在本實施例中，所述快速熱退火步驟是在所述低摻雜離子注入和所述袋狀區(qū)離子注入步驟之后進行，但并不以此為限，在其它實施例中，所述快速熱退火步驟也可以分兩次進行，即在所述低摻雜離子注入步驟之后進行第一次快速熱退火步驟以及在所述袋狀區(qū)離子注入步驟之后進行第二次快速熱退火步驟。
[0040]接下來，執(zhí)行重摻雜離子注入并退火，以在半導體襯底100中形成重摻雜漏區(qū)104。形成重摻雜漏區(qū)104的工藝為本領域技術人員所熟習，在此不再加以贅述。
[0041]接著，如圖1B所示，在半導體襯底100上沉積自對準接觸阻擋層105，覆蓋柵極結構101和側壁結構102。作為示例，采用共形沉積工藝實施所述沉積，確保自對準接觸阻擋層105具有理想的臺階覆蓋形態(tài)，自對準接觸阻擋層105的構成材料可以為構成阻隔金屬硅化層的可選材料,例如RPO。
[0042]接下來，在半導體襯底100上形成層間介電層106，覆蓋自對準接觸阻擋層105。作為示例，采用常規(guī)的沉積工藝形成層間介電層106，層間介電層106的構成材料可以為具有低介電常數(shù)的材料。然后，執(zhí)行化學機械研磨工藝，以使層間介電層106的頂部平整。
[0043]接著，如圖1C所示，去除位于柵極結構101之間的層間介電層106和自對準接觸阻擋層105，形成用于填充構成自對準接觸的材料的開口 107。作為示例，形成開口 107的工藝步驟包括:在半導體襯底100上形成具有自對準接觸圖案的掩膜層，作為示例，所述掩膜層可以為通過涂布、曝光、顯影等工藝形成的圖案化的光刻膠層；以所述掩膜層為掩膜，通過蝕刻依次去除位于柵極結構101之間的層間介電層106和自對準接觸阻擋層105，以形成開口 107，由于所述蝕刻會產(chǎn)生過蝕刻效應，部分柵極硬掩蔽層1le也會被去除；通過另一蝕刻去除所述掩膜層。
[0044]接著，如圖1D所示，在半導體襯底100上沉積另一柵極硬掩蔽層108，以修補部分缺失的柵極硬掩蔽層101e，提升所述柵極硬掩蔽層的厚度。作為示例，采用具有非理想臺階覆蓋能力的沉積工藝實施所述沉積，例如化學氣相沉積(CVD)，以確保在柵極結構101之間的半導體襯底100上形成厚度很薄的另一柵極硬掩蔽層108。沉積的另一柵極硬掩蔽層108位于柵極硬掩蔽層1le之上部分的厚度可以為100埃-1000埃。
[0045]接著，如圖1E所示，去除另一柵極硬掩蔽層108位于柵極結構101之間的半導體襯底100上的部分。作為示例，采用微量蝕刻(Soft Etch)工藝實施所述去除，蝕刻氣體可以為潔凈氣體，例如CH4、O2等；或者，采用濕法蝕刻工藝實施所述去除，使用的腐蝕液可以根據(jù)另一柵極硬掩蔽層108的具體構成材料加以選擇，例如熱磷酸、稀釋的氫氟酸等。
[0046]至此，完成了根據(jù)本發(fā)明示例性實施例一的方法實施的工藝步驟。根據(jù)本發(fā)明，形成自對準接觸的同時，提高位于柵極結構101的最上層的所述柵極硬掩蔽層的厚度，避免自對準接觸與柵極結構101之間的擊穿電壓的降低，提升存儲器件的性能。
[0047]參照圖2，其中示出了根據(jù)本發(fā)明示例性實施例一的方法依次實施的步驟的流程圖，用于簡要示出制造工藝的流程。
[0048]在步驟201中，提供半導體襯底，在半導體襯底上形成有多個柵極結構，所述柵極結構包括位于最上層的柵極硬遮蔽層；
[0049]在步驟202中，在半導體襯底上依次沉積自對準接觸阻擋層和層間介電層，覆蓋所述柵極結構；
[0050]在步驟203中，去除位于所述柵極結構之間的層間介電層和自對準接觸阻擋層，形成用于填充構成自對準接觸的材料的開口；
[0051]在步驟204中，在半導體襯底上沉積另一柵極硬掩蔽層，以提升位于所述柵極結構的最上層的柵極硬掩蔽層的厚度；
[0052]在步驟205中，去除另一柵極硬掩蔽層位于所述柵極結構之間的半導體襯底上的部分。
[0053][示例性實施例二]
[0054]接下來，可以通過后續(xù)工藝完成整個半導體器件的制作，包括:在開口 107中填充構成自對準接觸的材料，完成自對準接觸的制作；形成多個互連金屬層，通常采用雙大馬士革工藝來完成；形成金屬焊盤，用于后續(xù)實施器件封裝時的引線鍵合。
[0055][示例性實施例三]
[0056]本發(fā)明還提供一種電子裝置，其包括根據(jù)本發(fā)明示例性實施例二的方法制造的半導體器件。所述電子裝置可以是手機、平板電腦、筆記本電腦、上網(wǎng)本、游戲機、電視機、V⑶、DVD、導航儀、照相機、攝像機、錄音筆、MP3、MP4、PSP等任何電子產(chǎn)品或設備，也可以是任何包括所述半導體器件的中間產(chǎn)品。所述電子裝置，由于使用了所述半導體器件，因而具有更好的性能。
[0057]本發(fā)明已經(jīng)通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內。本發(fā)明的保護范圍由附屬的權利要求書及其等效范圍所界定。
【主權項】
1.一種半導體器件的制造方法，包括: 提供半導體襯底，在所述半導體襯底上形成有多個柵極結構，所述柵極結構包括位于最上層的柵極硬遮蔽層； 在所述半導體襯底上依次沉積自對準接觸阻擋層和層間介電層，覆蓋所述柵極結構； 去除位于所述柵極結構之間的層間介電層和自對準接觸阻擋層，形成用于填充構成自對準接觸的材料的開口； 在所述半導體襯底上沉積另一柵極硬掩蔽層，以提升位于所述柵極結構的最上層的所述柵極硬掩蔽層的厚度； 去除所述另一柵極硬掩蔽層位于所述柵極結構之間的半導體襯底上的部分。2.根據(jù)權利要求1所述的方法，其特征在于，所述柵極結構包括自下而上層疊的第一柵極介電層、第一柵極材料層、第二柵極介電層、第二柵極材料層和所述柵極硬掩蔽層。3.根據(jù)權利要求2所述的方法，其特征在于，所述第一柵極材料層構成浮柵，所述第二柵極材料層構成控制柵。4.根據(jù)權利要求1所述的方法，其特征在于，去除位于所述柵極結構之間的層間介電層和自對準接觸阻擋層時，部分所述柵極硬掩蔽層被同時去除。5.根據(jù)權利要求1所述的方法，其特征在于，采用具有非理想臺階覆蓋能力的沉積工藝實施所述另一柵極硬掩蔽層的沉積。6.根據(jù)權利要求5所述的方法，其特征在于，沉積的所述另一柵極硬掩蔽層位于所述柵極硬掩蔽層之上部分的厚度為100埃-1000埃。7.根據(jù)權利要求1所述的方法，其特征在于，采用微量蝕刻工藝或者濕法蝕刻工藝去除所述另一柵極硬掩蔽層位于所述柵極結構之間的半導體襯底上的部分。8.一種采用權利要求1-7之一所述的方法制造的半導體器件。9.一種電子裝置，所述電子裝置包括權利要求8所述的半導體器件。
【專利摘要】本發(fā)明提供一種半導體器件及其制造方法、電子裝置，所述方法包括：提供半導體襯底，在其上形成有多個柵極結構，柵極結構包括位于最上層的柵極硬遮蔽層；在半導體襯底上依次沉積自對準接觸阻擋層和層間介電層，覆蓋柵極結構；去除位于柵極結構之間的層間介電層和自對準接觸阻擋層，形成用于填充構成自對準接觸的材料的開口；在半導體襯底上沉積另一柵極硬掩蔽層，以提升位于柵極結構的最上層的柵極硬掩蔽層的厚度；去除另一柵極硬掩蔽層位于柵極結構之間的半導體襯底上的部分。根據(jù)本發(fā)明，形成自對準接觸的同時，提高位于柵極結構的最上層的柵極硬掩蔽層的厚度，避免自對準接觸與柵極結構之間的擊穿電壓的降低，提升存儲器件的性能。
【IPC分類】H01L29/423, H01L21/28
【公開號】CN105575783
【申請?zhí)枴緾N201410527705
【發(fā)明人】李紹彬, 朱先宇, 陳超
【申請人】中芯國際集成電路制造(上海)有限公司
【公開日】2016年5月11日
【申請日】2014年10月9日