一種半導體器件的制造方法和電子裝置的制造方法
【技術領域】
[0001]本發(fā)明涉及半導體技術領域，具體而言涉及一種半導體器件的制造方法和電子裝置。
【背景技術】
[0002]在半導體技術領域中，隨著半導體技術工藝節(jié)點的不斷縮小，接觸孔(CT)的尺寸變得越來越小。通常，對于普通器件而言，當采用28nm以下工藝節(jié)點的技術時需要采用自對準接觸孔(SAC)技術；而對于Nor型閃存(Nor Flash),當采用45nm以下工藝節(jié)點的技術時就需要采用自對準接觸孔(SAC)技術。
[0003]現(xiàn)有技術的半導體器件的制造方法，在采用自對準接觸孔技術形成接觸孔時，通常包括如下步驟:首先，在前端器件上100上形成光刻膠層600，如圖1A所示；然后，通過刻蝕形成接觸孔110，如圖1B所示。示例性地，前端器件100通常包括半導體襯底1001、位于半導體襯底上的疊柵結構、覆蓋疊柵結構的頂部與側壁的接觸孔刻蝕阻擋層(CESL) 1008以及位于接觸孔刻蝕阻擋層(CESL) 1008之上的層間介電層(ILD) 1009 ;其中，疊柵結構包括由自下而上依次層疊的柵氧化層1002、浮柵(FG) 1003、柵間介電層1004、控制柵1005、柵極硬掩膜1006組成的疊層結構以及位于該疊層結構兩側的側壁層1007，如圖1A所示，如圖1A所示。在現(xiàn)有技術中，柵氧化層1002、浮柵(FG) 1003、柵間介電層1004、控制柵1005、柵極硬掩膜1006通過對各種材料的疊層進行一步刻蝕實現(xiàn)，因此，氧化層1002、浮柵(FG) 1003、柵間介電層1004、控制柵1005、柵極硬掩膜1006具有相同的寬度，如圖1A所示。如果對刻蝕工藝的刻蝕選擇比等工藝條件控制地比較合適，形成的接觸孔110將如圖1B所示，為上寬下窄的結構，且接觸孔的上部分停止于柵極硬掩膜1006與側壁層1007的上方。
[0004]然而，由于刻蝕工藝的刻蝕選擇比往往很難控制，因此常常會導致接觸孔的良率比較低，最終導致整個半導體器件的良率很低。具體地，如果刻蝕選擇比不夠，則側壁層1007會被刻蝕掉一部分從而導致控制柵1005被暴露出，形成的接觸孔110的結構將如圖1C所示，此時可能會造成接觸孔與柵極(即，控制柵1005)短路，其中，控制柵1005被暴露出的部分1101如圖1C所示。而如果選擇比過高，則會導致形成的接觸孔110的底部有層間介電層的殘留1012存在，造成接觸孔開路，如圖1D所示。
[0005]由于Nor型閃存與其他邏輯器件相比，在形成接觸孔時需要更高的深寬比，并且過孔(Via)和溝槽(trench)結構需要在接觸孔刻蝕的步驟中同時形成，因此，對于Nor型閃存而言，更容易出現(xiàn)接觸孔開路以及接觸孔與柵極短路的問題。
[0006]圖2A示出了現(xiàn)有技術中的一種半導體器件的制造方法的形成過孔(via) 110和溝槽(trench) 120的步驟所形成的結構的示意性俯視圖，由圖2A可以直觀地看出，所形成的過孔與溝槽在結構上存在著很大的不同。而過孔和溝槽結構的不同會導致自對準接觸孔(SAC)技術的工藝窗口變小，非常容易出現(xiàn)如下兩種情況:⑴溝槽120正常但過孔110與柵極短路，如圖2B所示；(2)過孔110正常但溝槽120刻蝕不充分(etch stop)，如圖2C所示。其中，圖2B和圖2C為現(xiàn)有技術中的半導體器件的制造方法的形成過孔和溝槽的步驟所形成的兩種不同結構的SHM圖。
[0007]在現(xiàn)有技術中所存在的上述問題中，接觸孔與柵極短路(CT-GT short)的問題發(fā)生的風險比較高。因此，為降低在形成接觸孔結構的工藝過程中接觸孔與柵極發(fā)生短路的風險，有必要提出一種新的半導體器件的制造方法。
【發(fā)明內容】
[0008]針對現(xiàn)有技術的不足，本發(fā)明提出一種半導體器件的制造方法，所述方法包括:
[0009]步驟SlOl:在半導體襯底上依次形成柵氧化材料層、浮柵材料層、柵間介電材料層、控制柵材料層和硬掩膜材料層；
[0010]步驟S102:對所述硬掩膜材料層、所述控制柵材料層以及所述柵間介電材料層進行刻蝕，以形成包括柵極硬掩膜、控制柵和柵間介電層的控制柵疊層結構；
[0011]步驟S103:形成覆蓋所述控制柵疊層結構的頂面和側壁以及所述浮柵材料層的介電材料層，對所述介電材料層進行刻蝕以形成位于所述控制柵疊層結構兩側的附加側壁層；
[0012]步驟S104:對所述浮柵材料層和所述柵氧化材料層進行刻蝕，以形成包括浮柵和柵氧化層的浮柵疊層結構，其中所述浮柵疊層結構延伸至所述附加側壁層的下方；
[0013]步驟S105:形成位于所述附加側壁層的外側且覆蓋所述浮柵疊層結構的側壁的柵極側壁層。
[0014]可選地，在所述步驟S103中，所述介電材料層的材料包括氮化硅、氧化硅和高k介電材料中的一種或其中兩種以上的組合。
[0015]可選地，在所述步驟S103中，形成所述介電材料層的方法包括原子層沉積法。
[0016]可選地，在所述步驟S102中，所述刻蝕包括基于碳氟化合物的等離子干法刻蝕。
[0017]可選地，在所述步驟S104中，所述刻蝕包括基于碳氟化合物的等離子干法刻蝕。
[0018]可選地，在所述步驟SlOl中，所述硬掩膜材料層的材料包括二氧化硅、氮化硅和金屬中的至少一種，并且，形成所述硬掩膜材料層的方法包括化學氣相沉積法、物理氣相沉積法、原子層沉積法或爐管工藝。
[0019]可選地，在所述步驟S105之后還包括如下步驟:
[0020]步驟S106:形成接觸孔刻蝕阻擋層和層間介電層；
[0021]步驟S107:在所述層間介電層上形成在擬形成接觸孔的區(qū)域具有開口的掩膜層；
[0022]步驟S108:利用所述掩膜層對所述層間介電層和所述接觸孔刻蝕阻擋層進行刻蝕以形成接觸孔；
[0023]步驟S109:在所述接觸孔內形成導電連接件。
[0024]可選地，在所述步驟S106中，所述接觸孔刻蝕阻擋層的材料包括氮化硅，所述層間介電層的材料包括氧化硅，形成所述接觸孔刻蝕阻擋層和所述層間介電層的方法包括化學氣相沉積法、原子層沉積法或爐管工藝。
[0025]可選地，在所述步驟S107中，所述掩膜層包括光刻膠，并且所述掩膜層通過光刻工藝實現(xiàn)，其中，所述光刻工藝采用干式或濕式掃描式光刻機實現(xiàn)，或采用納米壓印技術實現(xiàn)，或采用自組裝工藝實現(xiàn).
[0026]本發(fā)明還提供一種電子裝置，包括電子組件以及與該電子組件相連的半導體器件，其中所述半導體器件采用以上任一項所述的半導體器件的制造方法制備。
[0027]本發(fā)明的半導體器件的制造方法，通過將控制柵和浮柵采用不同的刻蝕步驟來實現(xiàn)，并在形成控制柵的步驟與形成浮柵的步驟之間增加形成位于控制柵兩側的附加側壁層的步驟，可以保證控制柵由于附加側壁層的保護而在后續(xù)形成接觸孔的工藝中不會被暴露出，因而可以降低接觸孔與控制柵發(fā)生短路的風險。本發(fā)明的電子裝置，由于包括上述的半導體器件，因而同樣具有上述優(yōu)點。
【附圖說明】
[0028]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0029]附圖中:
[0030]圖1A、圖1B、圖1C和圖1D為現(xiàn)有技術中的半導體器件的制造方法的形成接觸孔的相關步驟所形成的結構的示意性剖視圖；
[0031]圖2A為現(xiàn)有技術中的半導體器件的制造方法的形成過孔和溝槽的步驟所形成的結構的示意性俯視圖；
[0032]圖2B和圖2C為現(xiàn)有技術中的半導體器件的制造方法的形成過孔和溝槽的步驟所形成的兩種不同結構的SHM圖；
[0033]圖3A至圖3F為本發(fā)明實施例一的半導體器件的制造方法的相關步驟形成的結構的示意性剖視圖；
[0034]圖4為本發(fā)明實施例一的半導體器件的制造方法的一種示意性流程圖。
【具體實施方式】
[0035]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0036]應當理解的是，本發(fā)明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。
[0037]應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接至『或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之