半導(dǎo)體元件的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體元件的制造方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體元件尺寸的日益縮減，將不同元件整合在同一芯片上已成為產(chǎn)品在設(shè)計制造上的趨勢。以非揮發(fā)性存儲器為例，同一芯片上例如同時包括存儲單元、低壓元件、高壓元件或電容器等。上述元件在基底中例如是以淺溝槽隔離(shallow trenchisolat1n, STI)結(jié)構(gòu)分隔，并包括各自的柵極及柵氧化層。由于不同元件所需要的操作電壓及效能不同，因此柵氧化層的厚度也會相異。
[0003]一般而言，制造不同厚度的柵氧化層的方法包括在基底設(shè)置隔離結(jié)構(gòu)以定義主動區(qū)(active area)后，再于不同主動區(qū)域形成不同厚度的柵氧化層。然而，在上述制作工藝中，當(dāng)移除其他厚度的柵氧化層時，會在主動區(qū)的頂角(top corner)周圍部分形成凹陷(divot)。并且，隨著移除次數(shù)的增加，所產(chǎn)生的凹陷區(qū)域也會愈大。舉例而言，低壓元件區(qū)的凹陷區(qū)域往往大于高壓元件區(qū)。上述凹陷區(qū)域的柵氧化層的厚度較薄，容易成為元件漏電流的路徑，進而產(chǎn)生擊穿電壓、起始電壓等電性上的問題，使元件的可靠度降低。
[0004]因此，如何解決在制造不同厚度的柵氧化層時，主動區(qū)的頂角周圍所產(chǎn)生的凹陷問題，以避免元件產(chǎn)生漏電流，進而提升元件的可靠度，為當(dāng)前所需研究的課題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種半導(dǎo)體元件的制造方法，改善主動區(qū)的頂角周圍產(chǎn)生凹陷的問題，以避免元件產(chǎn)生漏電流，進而提升元件的可靠度。
[0006]為達上述目的，本發(fā)明提供一種半導(dǎo)體元件的制造方法，包括以下步驟。提供基底，上述基底包括存儲單元區(qū)與周邊區(qū)域，且基底中已形成多數(shù)個隔離結(jié)構(gòu)。每一隔離結(jié)構(gòu)包含凸出于基底表面的裸露部分。在基底上形成第一介電層。在每一隔離結(jié)構(gòu)的裸露部分的側(cè)壁上形成保護層。移除周邊區(qū)域上的第一介電層。在周邊區(qū)域的基底上形成第二介電層。
[0007]在本發(fā)明的一實施例中，形成上述保護層的方法包括以下步驟。在基底上形成材料層，覆蓋第一介電層以及隔離結(jié)構(gòu)。移除覆蓋第一介電層以及部分隔離結(jié)構(gòu)的材料層，以于每一隔離結(jié)構(gòu)的裸露部分的側(cè)壁上形成保護層。
[0008]在本發(fā)明的一實施例中，移除上述材料層的方法包括回蝕刻法。
[0009]在本發(fā)明的一實施例中，形成上述保護層的方法包括化學(xué)氣相沉積法。
[0010]在本發(fā)明的一實施例中，上述保護層的材料包括α -S1、Si02、SiN或其組合。
[0011]在本發(fā)明的一實施例中，上述保護層的厚度介于3納米至10納米之間。
[0012]在本發(fā)明的一實施例中，在形成上述第二介電層之后的保護層的厚度大于形成第二介電層之前的保護層的厚度。
[0013]在本發(fā)明的一實施例中，移除上述第一介電層的方法包括濕式蝕刻法。
[0014]在本發(fā)明的一實施例中，上述周邊區(qū)域包括第一區(qū)與第二區(qū)。并且，在周邊區(qū)域的基底上形成第二介電層的步驟后，還包括以下步驟。移除第二區(qū)上的第二介電層。在第二區(qū)的基底上形成第三介電層，其中第三介電層的厚度小于第二介電層的厚度。
[0015]在本發(fā)明的一實施例中，移除上述第二介電層的方法包括濕式蝕刻法。
[0016]在本發(fā)明的一實施例中，上述周邊區(qū)域還包括第三區(qū)。并且，在第二區(qū)的基底上形成第三介電層的步驟后，還包括于第三區(qū)的基底上形成第四介電層。
[0017]在本發(fā)明的一實施例中，上述第四介電層的厚度小于第三介電層。
[0018]在本發(fā)明的一實施例中，上述第四介電層的厚度小于第三介電層的厚度。
[0019]在本發(fā)明的一實施例中，上述第一區(qū)為中壓元件區(qū)，第二區(qū)以及第三區(qū)為低壓元件區(qū)。
[0020]在本發(fā)明的一實施例中，上述第二區(qū)用于形成輸入/輸出晶體管，第三區(qū)用于形成核心晶體管。
[0021]在本發(fā)明的一實施例中，形成上述隔離結(jié)構(gòu)的方法包括以下步驟。在基底上形成襯層以及掩模層。圖案化掩模層、襯層與基底，以于基底中形成多數(shù)個溝槽。在溝槽中填入絕緣材料層。移除襯層與掩模層，以形成隔離結(jié)構(gòu)。
[0022]在本發(fā)明的一實施例中，上述第二介電層的厚度介于150埃至200埃之間。
[0023]基于上述，在本發(fā)明的半導(dǎo)體元件的制造方法中，通過在隔離結(jié)構(gòu)的側(cè)壁上配置保護層，使得在移除主動區(qū)上的介電層時，保護層可避免靠近主動區(qū)的頂角周圍的隔離結(jié)構(gòu)被一并移除，進而避免主動區(qū)的頂角周圍產(chǎn)生凹陷。并且，由于保護層位于凸出于基底表面的隔離結(jié)構(gòu)的側(cè)壁上，如此一來可避免蝕刻劑對隔離結(jié)構(gòu)造成側(cè)蝕刻，進一步防止主動區(qū)的頂角周圍產(chǎn)生凹陷，以避免元件發(fā)生漏電流等電性上的問題，進而提升元件的可靠度。
[0024]為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附的附圖作詳細(xì)說明如下。
【附圖說明】
[0025]圖1A至圖1K為本發(fā)明的一實施例所繪示的半導(dǎo)體元件的制造流程剖視圖。
[0026]符號說明
[0027]10:基底
[0028]11:主動區(qū)(有源區(qū))
[0029]12:襯層
[0030]14:掩模層
[0031]16:絕緣材料層
[0032]18:隔離結(jié)構(gòu)
[0033]18a:裸露部分
[0034]18b:底部
[0035]22:第一介電層
[0036]24:第二介電層
[0037]26:第三介電層
[0038]28:第四介電層
[0039]30:材料層
[0040]32:保護層
[0041]100:半導(dǎo)體元件
[0042]102:存儲單元區(qū)
[0043]104:周邊區(qū)域
[0044]106:第一區(qū)
[0045]108:第二區(qū)
[0046]110:第三區(qū)
[0047]T:溝槽
【具體實施方式】
[0048]圖1A至圖1K是依照本發(fā)明的一實施例所繪示的半導(dǎo)體元件100的制造流程剖視圖。
[0049]請參照圖1A，提供基底10。基底10的材料包括半導(dǎo)體、半導(dǎo)體化合物或絕緣體上石圭(silicon on insulator, SOI)。基底10例如是娃基底?；?0包括存儲單元區(qū)102與周邊區(qū)域104。周邊區(qū)域104例如是包括存儲單元以外的周邊電路區(qū)。周邊區(qū)域104可包括第一區(qū)106、第二區(qū)108以及第三區(qū)110。在一實施例中，第一區(qū)106例如是中壓元件區(qū)；第二區(qū)108及第三區(qū)110例如是低壓元件區(qū)，但本發(fā)明不限于此。在其他實施例中，第一區(qū)106、第二區(qū)108以及第三區(qū)110可各自形成所需的元件，如晶體管、電容等。舉例而言，第二區(qū)108例如是用于形成輸入/輸出晶體管，第三區(qū)110例如是用于形成核心晶體管。
[0050]之后，在基底10上形成襯層12。襯層12的材質(zhì)例如是氧化硅。形成的方法例如是熱氧化法。接著，在襯層12上形成掩模層14。掩模層14的材質(zhì)例如是氮化硅、碳化硅或氮碳化硅等絕緣材料。形成的方法例如是化學(xué)氣相沉積法。然后，圖案化掩模層14、襯層12以及基底10，以于基底10中形成多數(shù)個溝槽T。上述圖案化的方法例如是利用光刻以及蝕刻技術(shù)。接著，在溝槽T中填入絕緣材料層16。絕緣材料層16的材質(zhì)例如是氧化硅。之后，以圖案化的掩模層14做為研磨終止層，對基底10進行化學(xué)機械研磨制作工藝，以移除溝槽T以外的絕緣材料層16。
[0051]請參照圖1B，移除圖案化的掩模層14及圖案化的襯層12，而于基底10中形成多數(shù)個隔離結(jié)構(gòu)18以及多數(shù)個主動區(qū)11。移除圖案化的掩模層14及圖案化的襯層12的方法包括濕式蝕刻法。在一實施例中，上述存儲單元區(qū)102、第一區(qū)106、第二區(qū)108以及第三區(qū)110例如是通過隔離結(jié)構(gòu)18而彼此分隔。并且，上述每一區(qū)中可包括多數(shù)個隔離結(jié)構(gòu)18。隔離結(jié)構(gòu)18凸出于基底10表面，換言之，隔離結(jié)構(gòu)18的頂面高于基底10的頂面。每一隔離結(jié)構(gòu)18包含凸出于基底10表面的裸露部分18a以及位于基底10中并填滿溝槽T的底部 18b。
[0052]請參照圖1C，在存儲單元區(qū)102與周邊區(qū)域104的基底10上形成第一介電層22。第一介電層22的材質(zhì)例如是氧化硅，其形成的方法例如是熱氧化法。第一介電層22的厚度例如是介于60埃至100埃之間。在一實施例中，第一介電層22的厚度例如是80埃。存儲單元區(qū)102的第一介電層22例如是作為存儲單元的穿隧介電層(tunneling dielectriclayer)。
[0053]請參照圖1D，在基底10上形成一層材料層30，以覆蓋第一介電層22以及隔離結(jié)構(gòu)18。材料層30的材質(zhì)包括α -S1、Si02、SiN或其組合。形成材料層30的方法包括化學(xué)氣相沉積法。在一實施例中，形成材料層30的方法例如是低壓化學(xué)氣相沉積法(LPCVD)。材料層30的厚度例如是介于10納米至15納米之間。
[0054]請參照圖1E，對基底10進行各向異性蝕刻制作工藝，移除覆蓋第一介電層22以及部分隔離結(jié)構(gòu)18的材料層30，以于每一隔離結(jié)構(gòu)18的裸露部分18a的側(cè)壁上形成保護層32。移除材料層30的方法例如是利用回蝕刻(etch back)法，將裸露部分18a的頂面上的材料層30移除。保護層32的厚度例如是介于3納米至10納米之間。在一實施例中，保護層32的厚度例如是小于或等于材料層30的厚度的一半。舉例而言，材料層30的厚度例如是10納米，經(jīng)回蝕刻后所形成的保護層32的厚度例如是3納米。
[00