多閾值電壓器件以及相關(guān)聯(lián)的技術(shù)和結(jié)構(gòu)的制作方法
【專利說明】多閾值電壓器件以及相關(guān)聯(lián)的技術(shù)和結(jié)構(gòu)
[0001]相關(guān)申請的交叉引用
[0002]本申請要求享有于2013年12月16日提交的、名稱為“MULT1-THRESHOLD VOLTAGEDEVICES AND ASSOCIATED TECHNIQUES AND CONFIGURAT1NS” 的美國申請N0.14/108，265的優(yōu)先權(quán)，該美國申請以全文引用的方式并入本文中。
技術(shù)領(lǐng)域
[0003]本公開內(nèi)容的實(shí)施例總體上涉及集成電路的領(lǐng)域，更具體而言，涉及多閾值電壓器件以及相關(guān)聯(lián)的技術(shù)和結(jié)構(gòu)。
【背景技術(shù)】
[0004]可以通過晶體管的閾值電壓(Vth)來調(diào)制晶體管漏電和開關(guān)速度。新興電路可以利用具有多個閾值電壓的晶體管來優(yōu)化功率耗散和時(shí)鐘頻率。例如，限制電路性能的子電路可以使用較低Vth的晶體管來提高開關(guān)速度，并且并不限制電路性能的子電路可以使用較高Vth的晶體管來減小功率損耗。調(diào)制晶體管的閾值電壓的傳統(tǒng)方法可以基于用不同量的雜質(zhì)來摻雜溝道區(qū)。例如，如果較大數(shù)量的P型摻雜劑被注入到溝道中，則η型器件可具有較高的Vth。當(dāng)不同的晶體管被注入不同水平的溝道摻雜劑時(shí)，可以實(shí)現(xiàn)不同的閾值電壓。然而，摻雜溝道(例如，通過注入)可能會不利地影響對于給定漏電電平的晶體管的開關(guān)速度。摻雜劑原子可以散射移動電荷載流子，減小了載流子電荷迀移率。此外，晶體管性能變化可以隨著增加的摻雜劑水平而加大。例如，Vth的變化可以隨著由于隨機(jī)的摻雜劑波動而增加的摻雜劑水平而加大。
【附圖說明】
[0005]結(jié)合附圖根據(jù)以下【具體實(shí)施方式】將容易理解實(shí)施例。為了便于進(jìn)行描述，相似的附圖標(biāo)記指代相似的結(jié)構(gòu)元件。以舉例的方式而并非以限制的方式在附圖的圖中例示實(shí)施例。
[0006]圖1示意性地例示了根據(jù)某些實(shí)施例的晶圓形式和單體化形式的示例性管芯的頂視圖。
[0007]圖2示意性地例示了根據(jù)某些實(shí)施例的集成電路(IC)組件的橫截面?zhèn)纫晥D。
[0008]圖3示意性地例示了根據(jù)某些實(shí)施例的具有各個閾值電壓的晶體管器件的示例性能帶圖。
[0009]圖4示意性地例示了根據(jù)某些實(shí)施例的具有各個閾值電壓的晶體管在制造的各個階段期間的橫截面?zhèn)纫晥D。
[0010]圖5示意性地例示了根據(jù)某些實(shí)施例的用于形成圖4中的晶體管器件的示例性圖案化技術(shù)。
[0011]圖6示意性地例示了根據(jù)某些實(shí)施例的具有各個閾值電壓的晶體管器件的另一個示例性能帶圖。
[0012]圖7示意性地例示了根據(jù)某些實(shí)施例的具有各個閾值電壓的晶體管器件在制造的各個階段期間的橫截面?zhèn)纫晥D。
[0013]圖8示意性地例示了根據(jù)某些實(shí)施例的用于形成圖7中的晶體管器件的示例性圖案化技術(shù)。
[0014]圖9示意性地例示了根據(jù)某些實(shí)施例的具有各個閾值電壓的晶體管器件的另一個示例性能帶圖。
[0015]圖10示意性地例示了根據(jù)某些實(shí)施例的具有各個閾值電壓的晶體管器件在制造的各個階段期間的橫截面?zhèn)纫晥D。
[0016]圖11示意性地例示了根據(jù)某些實(shí)施例的制造具有各個閾值電壓的晶體管器件的方法的流程圖。
[0017]圖12示意性地例示了根據(jù)某些實(shí)施例的可以包括如本文中所描述的具有各個閾值電壓的晶體管器件的示例性系統(tǒng)。
【具體實(shí)施方式】
[0018]本公開內(nèi)容的實(shí)施例描述了多閾值電壓器件以及相關(guān)聯(lián)的技術(shù)和結(jié)構(gòu)。在以下【具體實(shí)施方式】中，參考了構(gòu)成【具體實(shí)施方式】的一部分的附圖，其中，相似的附圖標(biāo)記在通篇中指代相似的部分，并且其中，僅以其中可以實(shí)施本公開內(nèi)容的主題的說明實(shí)施例的方式示出。應(yīng)當(dāng)理解的是，在不背離本公開內(nèi)容的范圍的情況下，可以利用其它實(shí)施例，并且可以做出結(jié)構(gòu)變化或邏輯變化。因此，并非在限制意義上采用以下【具體實(shí)施方式】，并且由所附權(quán)利要求書及其等效方案來限定實(shí)施例的范圍。
[0019]出于本公開內(nèi)容的目的，短語“A和/或B”表示(A)、(B)、或(A和B)。出于本公開內(nèi)容的目的，短語“A、B、和/或C"表示 “(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。
[0020]說明書可以使用基于視角的描述，例如頂部/底部、側(cè)、上方/下方、等等。這些描述僅用于方便討論，而并非旨在將本文中所描述的實(shí)施例的應(yīng)用限制到任何特定的方位。
[0021]說明書可以使用短語“在一個實(shí)施例中”、或者“在實(shí)施例中”，其可以分別指代相同或不同實(shí)施例中的一個或多個。此外，如針對本公開內(nèi)容的實(shí)施例所使用的術(shù)語“包括”、“包含”、“具有”等等含義相同。
[0022]本文中可以使用術(shù)語“與……耦合”及其派生物?！坝H合”可以表示以下概念中的一個或多個概念?！坝H合”可以表示兩個或更多個元件直接物理接觸或電接觸。然而，“耦合”也可以表示兩個或更多個元件彼此間接接觸，但依然彼此協(xié)作或相互作用，并可以表示一個或多個其它元件在所述彼此耦合的元件之間耦合或連接。術(shù)語“直接耦合”可以表示兩個或更多個元件直接接觸。
[0023]在各實(shí)施例中，短語“第一部件形成、沉積、或者設(shè)置在第二部件上”可以表示第一部件形成、沉積、或設(shè)置在第二部件上方，并且第一部件的至少一部分可以與第二部件的至少一部分直接接觸(例如，直接物理接觸和/或電接觸)或間接接觸(例如，在第一部件與第二部件之間具有一個或多個其它部件)。
[0024]如本文中所使用的，術(shù)語“模塊”可以指代以下部件、以下部件的一部分、或者包括以下部件:專用集成電路(ASIC)、電子電路、處理器(共享、專用、或組)和/或執(zhí)行一個或多個軟件或固件程序的存儲器(共享、專用、或組)、組合邏輯電路、和/或提供所述功能的其它適當(dāng)?shù)牟考?br>[0025]圖1示意性地例示了根據(jù)某些實(shí)施例的晶圓形式10和單體化形式100的示例性管芯102的頂視圖。在某些實(shí)施例中，管芯102可以是由舉例來說諸如硅或其它適當(dāng)?shù)牟牧现惖陌雽?dǎo)體材料構(gòu)成的晶圓11的多個管芯(例如，管芯102、102a、102b)的其中之一。多個管芯可以形成在晶圓11的表面上。管芯中的每個管芯可以是包括有如本文中所描述的多閾值電壓晶體管器件的半導(dǎo)體產(chǎn)品的重復(fù)單元。例如，管芯102可以包括具有晶體管元件的電路，舉例來說，該晶體管元件例如是在多閾值電壓晶體管器件中為移動電荷載流子提供溝道路徑的一個或多個溝道體104(例如，鰭狀結(jié)構(gòu)、納米線、等等)。盡管在圖1中以橫貫管芯102的大部分的行描繪了一個或多個溝道體104，但應(yīng)當(dāng)理解，在其它實(shí)施例中可以以管芯102上的各種其它適當(dāng)?shù)牟贾弥械娜魏尾贾脕砼渲靡粋€或多個溝道體104。
[0026]在完成被包含在管芯中的半導(dǎo)體產(chǎn)品的制造工藝之后，晶圓11可以經(jīng)歷單體化過程，其中，管芯中的每個管芯(例如，管芯102)彼此分隔開，以提供半導(dǎo)體產(chǎn)品的分立的“芯片” ο晶圓11可以是多個尺寸中的任何尺寸。在某些實(shí)施例中，晶圓11具有從大約25.4mm到大約450mm的范圍內(nèi)的直徑。在其它實(shí)施例中，晶圓11可以包括其它尺寸和/或其它形狀。根據(jù)各實(shí)施例，一個或多個溝道體104可以以晶圓形式10或單體化形式100被設(shè)置在半導(dǎo)體襯底上。本文中所描述的一個或多個溝道體104可以被并入用于邏輯單元或存儲器或其組合的管芯102中。在某些實(shí)施例中，一個或多個溝道體104可以是片上系統(tǒng)(SoC)組件的部分。
[0027]圖2示意性地例示了根據(jù)某些實(shí)施例的集成電路(IC)組件200的橫截面?zhèn)纫晥D。在某些實(shí)施例中，IC組件200可以包括與封裝襯底121電耦合和/或物理耦合的一個或多個管芯(下文中被稱為“管芯102”)。管芯102可以包括一個或多個溝道體(例如，圖1中的一個或多個溝道體104)，該一個或多個溝道體充當(dāng)如本文中所描述的多閾值電壓晶體管器件的溝道體。在某些實(shí)施例中，如可見的，封裝襯底121可以與電路板122電耦合。
[0028]管芯102可以表示采用半導(dǎo)體制造技術(shù)(例如，結(jié)合形成CMOS器件所使用的薄膜沉積、光刻、蝕刻等等)來由半導(dǎo)體材料(例如，硅)制成的分立產(chǎn)品。在某些實(shí)施例中，在某些實(shí)施例中，管芯102可以是處理器、存儲器、SoC或ASIC、可以包括它們或者可以是它們的一部分。在某些實(shí)施例中，電絕緣材料(舉例來說，例如，模塑料或底部填充材料(未示出))可以包封管芯級互連結(jié)構(gòu)106和/或管芯102的至少一部分。
[0029]管芯102可以根據(jù)各種適當(dāng)?shù)呐渲?例如包括，與倒裝芯片結(jié)構(gòu)中的封裝襯底121直接耦合)而附接到封裝襯底121，如所描繪的。在倒裝芯片配置中，使用諸如凸塊、柱、或者也可以使管芯102與封裝襯底121電耦合的其它適當(dāng)?shù)慕Y(jié)構(gòu)之類的管芯級互連結(jié)構(gòu)106，包括有電路的管芯102的有源側(cè)SI附接到封裝襯底121的表面。管芯102的有源側(cè)SI可以包括如本文中所描述的多閾值電壓晶體管器件。如可見的，無源側(cè)S2可以被設(shè)置為與有源側(cè)SI相對。
[0030]在某些實(shí)施例中，管芯級互連結(jié)構(gòu)106可以被配置為在管芯102與其它電器件之間路由電信號。電信號例如可以包括結(jié)合管芯102的操作使用的輸入/輸出(I/O)信號和/或電源/地信號。
[0031]在某些實(shí)施例中，封裝襯底121是具有核和/或?qū)臃e層的基于環(huán)氧樹脂的層疊襯底(舉例來說，例如味之素增強(qiáng)膜(ABF)襯底)。在其它實(shí)施例中，封裝襯底121可以包括其它適當(dāng)類型的襯底，例如包括由玻璃、陶瓷、或半導(dǎo)體材料構(gòu)成的襯底。
[0032]封裝襯底121可以包括被配置為將電信號路由到管芯102或者從管芯102路由電信號的電路由部件。電路由部件例如可以包括被設(shè)置在封裝襯底121的一個或多個表面上的焊盤或跡線(未示出)和/或內(nèi)部路由部件(未示出)，舉例來說，例如溝槽、過孔、或用于將電信號路由通過封裝襯底121的其它互連結(jié)構(gòu)。例如，在某些實(shí)施例中，封裝襯底121可以包括電路由部件，例如被配置為接收管芯102的相應(yīng)的管芯級互連結(jié)構(gòu)106的焊盤(未示出)。
[0033]電路板122可以是由諸如環(huán)氧樹脂層疊體之類的電絕緣材料組成的印刷電路板(PCB)0例如，電路板122例如可以包括電絕緣層，其例如由以下材料組成:聚四氟乙烯、諸如阻燃劑4(FR4)、FR1、棉紙之類的酚醛樹脂棉紙材料、諸如CEM-1或CEM-3之類的環(huán)氧樹脂材料或者利用環(huán)氧樹脂預(yù)浸材料來層疊在一起的編織玻璃材料?？梢酝ㄟ^電絕緣層來形成諸如跡線、溝槽、過孔之類的互聯(lián)結(jié)構(gòu)(未示出)，從而使管芯102的電信號路由通過電路板122。在其它實(shí)施例中，電路板122可以由其它適當(dāng)?shù)牟牧辖M成。在某些實(shí)施例中，電路板122是母板(例如，圖12的母板1002)。
[0034]封裝級互連件(舉例來說，例如焊球112)可以耦合到封裝襯底121上和/或電路板122上的一個或多個焊盤(下文中稱為“焊盤110”)以形成對應(yīng)的焊接點(diǎn)，該焊接點(diǎn)被配置為在封裝襯底121與電路板122之間路由電信號。焊盤110可以由任何適當(dāng)?shù)膶?dǎo)電材料(例如，金屬，其例如包括鎳(Ni)、鉑(Pd)、金(Au)、銀(Ag)、銅(Cu)、及其組合)組成。可以在其它實(shí)施例中使用用于使封裝襯底121與電路板122物理和/或電耦合的其它適當(dāng)?shù)募夹g(shù)。
[0035]在其它實(shí)