半導體器件的制作方法
【專利摘要】半導體器件及其制造方法。所述器件包括設置在芯片級封裝(CSP)中的半導體襯底。所述器件還包括設置在襯底主表面上的多個接觸。所述器件還包括在半導體襯底的背部上形成歐姆接觸的電浮置金屬層。所述器件可操作為傳導電流，所述電流從所述多個接觸中的第一接觸經由背部上的金屬層通過所述襯底到達所述多個接觸中的第二接觸。
【專利說明】
半導體器件
技術領域
[0001]本發(fā)明涉及半導體器件。具體地，本發(fā)明涉及可作為芯片級封裝(CSP)提供的半導體器件。
【背景技術】
[0002]處理大電流的現有分立式半導體器件(例如，瞬態(tài)電壓浪涌器件、肖特基二極管、雙極性晶體管和垂直MOS器件)一般包括位于半導體襯底頂部和背部的電接觸。在這些器件中，主要的電流在襯底頂部上的接觸和襯底背部上的接觸之間流動。因此，電流總體上均勻地分布在整個襯底塊上。
[0003]當引入表面安裝器件(SMD)時，通過使用接合線或夾來解決了將頂部接觸連接到與背部接觸相同的平面的問題。
[0004]隨著小型化的進一步趨勢，需要更小的封裝。在處理大電流的器件中，硅或其他半導體材料的導電性有限，因此一般不可能減小襯底的尺寸。因此，必須使襯底體積和封裝體積之比最大化。
[0005]芯片級封裝(CSP)，尤其是倒裝芯片封裝，可提供相對較大的襯底體積和相對較小的封裝尺寸。在一些CSP中，接近100%的封裝體積是硅。
[0006]在CSP中，器件接觸位于襯底的公共表面上。圖1中示出了該器件100的示例。器件100包括具有主表面102的半導體襯底112。第一接觸104和第二接觸106設置在主表面102上。在使用中，襯底112可以安裝成使主表面102面朝下，接觸104和106焊接在載體(例如，印刷電路板(PCB))上。
[0007]該方案的缺點是，襯底112內的電流是橫向的(如圖1的箭頭所示)，其可導致電流擁擠和局部發(fā)熱，這將大大降低器件的健壯性。具體地，如圖1中示出電流的箭頭所示，襯底112內的電流分布一般是不均勻的，并且在接觸104和106相互最接近的邊緣處存在更高電流密度。不均勻的電流分布、電流擁擠和相關聯的局部發(fā)熱可能嚴重影響該器件的電流處理能力，尤其是希望該器件應該處理更大電流時的電流處理性能。因此，圖1中示出的這種器件可能不適用于某些大電流應用。

【發(fā)明內容】

[0008]本發(fā)明的方面在所附的獨立和從屬權利要求中體現。來自從屬權利要求的特征可以與獨立權利要求的特征適當地組合，而不僅限于權利要求中所明確記載的。
[0009]根據本發(fā)明的一個方面，提供了一種半導體器件。所述器件包括設置在芯片級封裝(CSP)中的半導體襯底。所述器件還包括設置在襯底主表面上的多個接觸。所述器件還包括在半導體襯底的背部上形成歐姆接觸的電浮置金屬層。所述器件可操作為傳導電流，所述電流從所述多個接觸中的第一接觸經由背部上的金屬層通過所述襯底到達所述多個接觸中的第二接觸。
[0010]襯底背部上的電浮置金屬層的設置可以實現具有大致均勻電流分布的電流以在襯底塊內流動。從第一接觸流至第二接觸的電流可趨于在所述接觸相互最接近的邊緣處不存在高電流密度。這是因為電流不需要直接流經襯底塊從第一接觸流至第二接觸。替代地，電流可先從第一接觸流至背部上的金屬層(金屬，具有低于半導體襯底的電阻率)，然后從金屬層流至第二接觸(或者反之亦然)。
[0011]在本發(fā)明的上下文中，術語“電浮置”可以指代不連接到外部電勢(如接地或一些其他電勢)的金屬層。因此，金屬層不需要連接到用于實現至任何這種外部電勢的連接的器件的輸出引腳。
[0012]根據本發(fā)明的實施例，半導體器件可以是與集成電路相對的分立器件。
[0013]第一接觸或第二接觸接觸可以通過穿過襯底從第一或第二接觸延伸至電浮置金屬層的導電部(例如，一個或多個填充有金屬的溝槽(trench)或通孔)連接到電浮置金屬層。這樣可以降低接觸之間的總電流路徑的電阻。
[0014]在一個實施例中，襯底可以在至少一個接觸的附近處比器件有源區(qū)外部更薄。這樣可以減小接觸和背部上的金屬層之間的路徑的電阻。襯底的較薄部分可以由位于襯底背部上的一個或多個凹槽(groove)形成。凹槽可在制造期間在背部中蝕刻。
[0015]在一個實施例中，導電部可從背部上的金屬層部分地穿過襯底朝著一個或多個接觸延伸。同樣，這可以減小接觸和背部上的金屬層之間的路徑的電阻。從背部上的金屬層延伸的導電部可以是例如包含金屬的一個或多個通孔和/或溝槽。
[0016]金屬層可以僅接觸襯底背部上位置與主表面上的接觸實質相對的部分。這可以允許針對諸如低導通電阻、高電流運送能力之類的因素以及一般化的均勻電流分布和低電流擁擠而優(yōu)化的最終電流分布?？梢允褂?D仿真技術對接觸區(qū)域進行優(yōu)化。
[0017]在一個實施例中，障礙物(barrier)可以位于第一接觸和第二接觸之間的襯底中，以便至少部分地阻擋第一接觸和第二接觸之間的直接電流流動。其作用是將電流朝著襯底背面上的金屬層路由，從而進一步改善襯底塊中的電流分布。障礙物可以是例如包含電介質的溝槽，其從主表面上向下延伸進入襯底并且至少部分地穿過襯底。
[0018]在一個實施例中，在主表面上，至少一個接觸可以至少部分地圍繞多個接觸中的另一個接觸。已知這種結構可以進一步提高器件的電流處理性能。
[0019]所述器件可具有兩個接觸。半導體器件可以例如是PN結二極管(例如，瞬態(tài)電壓抑制二極管)或者第一接觸是陰極且第二接觸是陽極的肖特基二極管。根據實施例的具有兩個接觸的器件的其他示例包括肖克利(Shockley) 二極管、硅受控整流器(SCR)和柵極接地型NMOS晶體管。
[0020]在另一個示例中，所述器件可以包括第三接觸。在該示例中，所述器件可以是雙極性晶體管，其中第一接觸是發(fā)射極接觸，第二接觸是集電極接觸，并且第三接觸是基極接觸。備選地，所述器件可以是MOS晶體管(例如，垂直MOS晶體管)，其中第一接觸是源極接觸，第二接觸是漏極接觸，并且第三接觸是柵極接觸。
[0021]半導體器件可以安裝在載體上，例如印刷電路板。根據本發(fā)明的實施例，電浮置金屬層不連接器件的任何外部引腳。
[0022]根據本發(fā)明的了另一個方面，提供一種方法，所述方法包括:提供半導體晶片；提供在晶片的主表面上的多個接觸;提供在晶片的背部上形成歐姆接觸的電浮置金屬層，以及將晶片切塊，以制造上述的多個半導體器件。
【附圖說明】
[0023]下面將參考附圖僅以示例的形式描述本發(fā)明的實施例，在附圖中類似的參考符號涉及類似的元件，其中:
[0024]圖1示出了一種已知類型的半導體器件；
[0025]圖2示出了根據本發(fā)明的實施例的半導體器件；
[0026]圖3示出了根據本發(fā)明的另一個實施例的半導體器件；
[0027]圖4示出了根據本發(fā)明的又一個實施例的半導體器件；
[0028]圖5示出了根據本發(fā)明的另一個實施例的半導體器件；
[0029]圖6示出了根據本發(fā)明的又一個實施例的半導體器件；
[0030]圖7示出了根據本發(fā)明的另一個實施例的半導體器件；
[0031]圖8示出了根據本發(fā)明的又一個實施例的半導體器件；以及
[0032]圖9示出了根據本發(fā)明的另一個實施例的半導體器件。
【具體實施方式】
[0033]以下參考附圖描述本發(fā)明的實施例。
[0034]本發(fā)明的實施例提供包括設置芯片級封裝(CSP)中的半導體襯底的半導體器件。該器件可包括設置在襯底主表面上的多個接觸和在襯底背部上形成歐姆接觸的電浮置金屬層。在背部上設置電浮置金屬層可以提供襯底內的電流路徑，該電流路徑在塊中產生大致均勻的電流分布，這樣可避免與電流擁擠相關的問題，如參考圖1描述的問題。因此，根據本發(fā)明的實施例的器件可以可操作為，基于芯片級封裝方案，比現有器件處理更大的電流。
[0035]器件內的電流路徑可從襯底主表面上的第一接觸向下，以大致垂直方向(垂直于設置接觸的主表面)流過襯底塊，到達背部上的金屬層。然后，電流可流過背部上的金屬層，再次以大致垂直方向向上返回經襯底塊，到達主表面上的第二接觸。背部上的金屬層內的電流流動可大致是橫向的。由于金屬層一般具有遠低于用于襯底的半導體材料(例如，可以是硅)的電阻率，所以相比于在主表面上第一接觸和第二接觸之間直接以大致橫向方向合適地流過襯底，該器件內的電流流動將更趨于采取上述路線。但是應當理解，在一些實現中，總電流的至少一小部分可依然在器件內橫向流動。
[0036]圖2示出了根據本發(fā)明的第一實施例的半導體器件10。半導體器件10包括半導體襯底12。襯底12可以例如包括硅或任何其他合適的半導體材料。如下文將詳細描述的，襯底12可以是制造時從更大晶片上切塊的管芯。
[0037]根據本發(fā)明的實施例，襯底12設置在芯片級封裝(CSP)中。因此，襯底12包括設置在其主表面2上的多個接觸。在該示例中，多個接觸包括第一接觸4和第二接觸6。例如，該實施例可包括PN結二極管或肖特基二極管，其中第一接觸4是二極管的陰極，第二接觸6是二極管的陽極。如上所述，襯底12可安裝在諸如印刷電路板(PCB)的載體上，并且第一接觸4和第二接觸6焊接在載體的安裝表面上。
[0038]在該實施例中，半導體器件10包括設置在襯底12的背部18上的金屬層20。襯底12的背部18—般是襯底12的與設置有多個接觸的主表面2相對的表面。
[0039]在后端工藝(BEOL)處理期間，金屬層20可沉積在襯底12的背部18上。例如，金屬層20可包括諸如金、銀、銅、鋁或更多復合多層的金屬。金屬層的厚度通?？梢栽趲孜⒚椎姆秶鷥取?br>[0040]圖2中，使用一系列箭頭示出了經器件從第一接觸4至第二接觸6的電流流動。圖2中的實線箭頭示出了經過襯底12塊的電流流動，并且圖2中的虛線箭頭示出了經過金屬層20的電流流動。由圖2可以看出，襯底內的電流流動大致從第一接觸4經襯底12到達金屬層20，然后沿金屬層流動，再向上返回，經襯底12塊到達第二接觸6。因此，電流流過襯底12時從第一接觸4，經由背部18上的金屬層20，再到達第二接觸6。如上所述，可以想到并不是器件內的所有電流流動都采取這條路線，并且仍可能存在從第一接觸4以大致橫向方向直接流向第二接觸6的一些殘余部分電流，如圖2中一個實線箭頭所示(S卩，不經由金屬層20)。但是應當認識到，大部分電流將采取經由金屬層20的路線。
[0041]由圖2示出的實線箭頭可以認識到，襯底12內的電流分布大致均勻，使得在第一接觸4和第二接觸6相互最接近的邊緣處不發(fā)生電流擁擠。相比于上文參考圖1描述那種器件，由于提高了器件10中的電流的均勻性，該實施例中的器件可以能夠處理相對大的電流，從而實現使用先前器件所無法實現的應用。
[0042]金屬層20保持電浮置(例如，不連接到外部電壓，如接地)，否則將影響第一接觸4和第二接觸6之間的電流。并且可以想到，金屬層20應當在襯底12的背部18的表面上形成歐姆接觸，以允許電流在襯底12和金屬層20之間自由流動。金屬層20可具有低方塊電阻，例如在每平方幾毫歐姆的范圍內。
[0043]在重新進入襯底12塊向上流動并到達第二接觸6之前，金屬層20內的電流可大致從最接近第一接觸4的區(qū)域(一般在第一接觸4的正下方)流向最接近第二接觸6的區(qū)域(同樣，其一般是第二接觸6的正下方的區(qū)域)。
[0044]在一些實施例中，可用絕緣層(附圖中未示出)覆蓋背面18上的金屬層20，以隔離金屬層20并降低到金屬層20的不希望的電接觸的風險。可以在下文更詳細描述的切塊之前，在晶片處理期間增加絕緣層。
[0045]如上所述，在該示例中，該器件可以是肖特基二極管。例如，第一接觸4可以是器件的陰極并且可以是肖特基接觸，而第二接觸6可以是肖特基二極管的陽極并且可以是歐姆接觸。
[0046]圖3示出了根據本發(fā)明的第二實施例的半導體器件10。在該實施例中，器件10包括具有主表面2的襯底12，在主表面2上設置有包括第一接觸4、第二接觸6和第三接觸8的多個接觸。在該實施例中，器件10可以是MOS晶體管(例如，垂直型MOS晶體管)，該器件中，第一接觸4是晶體管的源極接觸，第二接觸6是晶體管的漏極接觸，并且第三接觸8是晶體管的柵極接觸。在另一個實施例中，器件10可包括雙極性晶體管，該器件中，第一接觸4是晶體管的發(fā)射極接觸，第二接觸6是晶體管的集電極接觸，并且第三接觸8是晶體管的基極接觸。
[0047]由圖3的實線箭頭可以看出，在圖3的器件中，襯底12塊內的電流流動的分布大致均勻，并且避免了接觸邊緣處的電流擁擠。同樣，在圖3的示例中，雖然大部分電流將采取流經襯底12，從第一接觸4經由設置在襯底12的背部18上的金屬層20到第二接觸6的路線，但是如圖3中一個實線箭頭所示，可以想到，總電流的相對較小部分仍可在不經由金屬層20的情況下，以大致橫向方向從第一接觸4向第二接觸6直接流過襯底12。
[0048]圖4示出了根據本發(fā)明的另一個實施例的半導體器件10。圖4中示出的本發(fā)明的示例可以例如用于實現瞬態(tài)電壓抑制器器件。在圖1和圖2的實施例中，例如金屬層20大致覆蓋襯底12的整個背部18。然而，在圖4的示例中，金屬層20不與襯底12的整個背部18接觸。替代地，圖4中的金屬層20僅與襯底12的背部18中位置與主表面2上的接觸(該示例中，包括接觸4和6)實質相對或位置在其下方的部分接觸。
[0049]為實現此，可使用已知的金屬化技術來產生金屬層20圖案。例如，金屬層20可包括在背部18上位置與主表面2上的接觸實質相對的部分處與背部18相接觸的部分22。連接部24可以將部分22連接在一起，以允許電流在金屬層20內橫向流動。連接部24和背部18之間的任意間隙可以用電介質填充。
[0050]可以選擇金屬層20的布局，使得在給定應用中，襯底12塊中的相應電流分布針對諸如低導通電阻、高電流運送性能的參數以及一般化的均勻電流分布和低電流擁擠而得到優(yōu)化。為設計該器件，可以使用3D仿真來優(yōu)化金屬層20和背部18之間的接觸區(qū)。
[0051]盡管圖4中示出了主表面2上設置有第一接觸4和第二接觸6，將要認識到，還可以設置上文參考圖3描述的第三接觸，例如接觸8。將要認識到，由于MOS晶體管或雙極性晶體管中的電流流動將在第一接觸4和第二接觸6之間，所以不需要實現金屬層20和背部18在第三接觸的正下方的位置處的接觸。
[0052]圖5示出了根據本發(fā)明的又一個實施例的半導體器件10。在該示例中，在襯底12中設置障礙物30。障礙物30作用可以是至少部分地阻擋第一接觸4和第二接觸6之間的直接電流流動，從而增加總電流在第一接觸4和第二接觸6之間經由背部18上金屬層20流動的比例。因為，經過塊從第一接觸4直接流動至第二接觸6的任何電流所采取的路線將需要從障礙物30的下方穿過，這增加了該路線的路徑長，因而相比于包括金屬層20的電流路徑，對該電流呈現出更大的電阻。
[0053]在一些示例中，障礙物30的形狀可被選擇為與主表面上的接觸的形狀和布局一致。
[0054]在該示例中，障礙物30包括從襯底12的主表面2延伸，至少部分地穿過襯底12的溝槽。溝槽可通過蝕刻來形成。溝槽可用電介質材料填充。由于更多電流被強制經由金屬層20流動，相比于例如上文參考圖2至4描述的示例，可以進一步改善襯底12塊內的電流分布。
[0055]將要認識到，諸如圖5所示的障礙物30的使用可以與本文描述的其他實施例提供的特征相組合(例如，上文參考圖3描述的第三接觸和/或參考圖4描述的圖案化金屬層)。
[0056]圖6示出了根據本發(fā)明的又一個實施例的半導體器件10。圖6是從襯底12的上方向下看主表面2的視圖。圖6中可以看出，在該示例中，器件10包括主表面2上的第一接觸4和第二接觸6ο在該示例中，接觸布局被選擇為使第一接觸4至少部分地圍繞第二接觸6 ο例如，在圖6中，第二接觸6容納在第一接觸4中大致U形的凹陷處。已發(fā)現這種結構進一步提高了器件1的電流處理性能。將要認識到，這種接觸形狀可以與本發(fā)明的其他特征(例如，上文參考圖2至5并參考下文提供的更多示例描述的特征)相組合。
[0057]盡管本發(fā)明的實施例在器件內可產生大致均勻的電流分布，由于電流需要經過襯底塊兩次，所以仍可以改善器件中電流路徑的總電阻。以下描述的本發(fā)明的示例可以使用一些更多的特征來解決這一問題。
[0058]圖7示出了根據本發(fā)明的另一個實施例的半導體器件10。圖7僅示出了器件10的一部分，即包括上文所述的在主表面2上的一個接觸的部分(在圖7的實施例中，其為接觸4)。
[0059]在一些實施例中，襯底可包括形成在襯底12塊和一部分半導體材料42之間的pn結44，所述半導體材料設置在一個接觸的下方(在圖7示出的示例中，同樣是接觸4)。為清楚起見，在此前描述的附圖中未示出可能存在的該部分42和PN結44。需要注意的是，以下描述的較薄部分(例如凹槽)可設置在不包括圖7所示這類部分42或PN結的示例中。
[0060]在該實施例中，為減小從第一接觸4到設置在襯底12的背部上的金屬層20的路徑的電阻，接觸4附近的襯底12比其他地方更薄。例如，接觸4附近的襯底12的厚度t小于遠離接觸4(例如，在器件10的有源區(qū)外部)的襯底12的厚度T。因此，由于接觸4附近的襯底12更薄，減小了接觸4和金屬層20之間電阻路徑。在該示例中，襯底12的較薄部由襯底12的背部表面中的凹槽50形成。凹槽50的形狀可以與相對表面上的接觸4的形狀相似(從主表面2的上方看)，并且可以在晶片處理期間用蝕刻工藝來形成。
[0061 ]可以想到，在一些實施例中，襯底12可以在多于一個接觸的附近更薄。例如，包括襯底12包括多于一個接觸的區(qū)域可以變薄。例如，可以設置圍繞包括多個接觸的區(qū)域的、相對較寬的凹槽。備選地，在多個相應接觸中每一個接觸的附近，襯底12可以局部變薄(例如，可針對每個接觸設置相應的凹槽)。
[0062]還可以想到，如上文參考圖7說明的襯底12的較薄部的設置可以與本文描述的任何其他實施例的特征相組合。
[0063]圖8示出了根據本發(fā)明的又一個實施例的半導體器件10。與圖7相同，圖8僅示出了器件的一部分，即器件包括第一接觸4的部分。在該示例中，器件10包括從背部18上的金屬層20部分地穿過襯底12向接觸4延伸的導電部?？梢韵氲?，可在其他示例中設置用于器件其他接觸(例如第二接觸6)的這種導電部。在一個示例中，接觸4和接觸6都設置有這種導電部。在另一個示例中，不僅可以對任何給定接觸位置，還可以對襯底的其他區(qū)域設置導電部。例如，可以想到，可在襯底的大部分區(qū)域，甚至整個襯底上設置下文描述的溝槽和/或通孔。導電部的設置可以降低第一接觸4和金屬層20之間的路徑的總電阻。
[0064]在該實施例中，導電部包括填充有導電材料(如金屬)的一個或多個通孔。在另一個示例中，導電部可包括一個或多個溝槽，溝槽也包括金屬?？梢韵氲绞褂猛缀蜏喜鄣慕M合。通孔或溝槽中使用的金屬可以是用于形成金屬層20和/或頂部接觸4、6、8的相同金屬。可以在晶片處理期間使用蝕刻工藝來制造通孔或溝槽。
[0065]圖9示出了根據本發(fā)明的另一個實施例的半導體器件。在該示例中，一個接觸(圖9中所示的第二接觸6，但可以想到，其可以是器件其他接觸中的一個，例如接觸4)通過從接觸6穿過襯底延伸到金屬層20的導電部70，電連接到襯底12的背部18上的金屬層20。導電部的設置可以降低第一接觸4和第二接觸6之間經由金屬層20的電流路徑的總電阻。在該示例中，導電部包括可包含金屬的一個或多個通孔70。可以想到使用溝槽來替代或者與通孔一起形成導電部。溝槽和/或通孔70可填充有用于形成襯底12的背部18上的金屬層20和/或頂部接觸的相同金屬。
[0066]可以想到，參考圖8和9描述的導電部可以與上文參考圖2至7描述的本發(fā)明的任何特征相組合。
[0067]為制造根據本發(fā)明的實施例的器件，可以先提供半導體晶片，所述半導體晶片的主表面上具有多個接觸。下一個步驟中，可在晶片背部上沉積電浮置金屬層，以形成到晶片的歐姆接觸。然后將晶片切塊。晶片的每個切片可形成本文所述的這種半導體器件。在從晶片各自切下管芯前，本發(fā)明的特征(例如參考圖7討論的凹槽、參考圖8和9討論的導電部、參考圖6討論的接觸布局、以及參考圖4和5描述圖案化金屬層20或障礙物)可分別在晶片級中制造并在每個目標管芯中重復。
[0068]因此，已描述了一種導體器件及其制造方法。所述器件包括設置在芯片級封裝(CSP)中的半導體襯底。所述器件還包括設置在襯底主表面上的多個接觸。所述器件還包括在半導體襯底的背部上形成歐姆接觸的電浮置金屬層。該器件可操作為導通經襯底從所述多個接觸中的第一接觸，經由背部上的金屬層，到達所述多個接觸中的第二接觸的電流。
[0069]盡管描述了本發(fā)明的具體實施例，應認識到在要求保護的發(fā)明的范圍之內可以做出多種修改/添加和/或替換。
【主權項】
1.一種半導體器件，包括: 設置在芯片級封裝CSP中的半導體襯底； 設置在襯底的主表面上的多個接觸，以及 在半導體襯底的背部上形成歐姆接觸的電浮置金屬層， 其中所述器件可操作為傳導電流，所述電流從所述多個接觸中的第一接觸經由背部上的金屬層通過所述襯底到達所述多個接觸中的第二接觸。2.根據權利要求1所述的半導體器件，其中所述第一接觸或所述第二接觸通過穿過襯底從第一或第二接觸延伸至電浮置金屬層的導電部電連接到電浮置金屬層。3.根據權利要求2所述的半導體器件，其中所述導電部包括包含金屬在內的一個或多個通孔和/或溝槽。4.根據前述任一項權利要求所述的半導體器件，其中襯底在至少一個接觸的附近處比在所述器件的有源區(qū)外部更薄，以減小所述接觸和背部上的金屬層之間的路徑的電阻。5.根據權利要求4所述的半導體器件，其中所述襯底的較薄部分包括位于襯底背部上的一個或多個凹槽。6.根據前述任一項權利要求所述的半導體器件，包括從背部上的金屬層部分地穿過襯底朝著所述多個接觸中的一個或多個延伸的導電部。7.根據權利要求6所述的半導體器件，其中從背面上的金屬層延伸的導電部包括包含金屬在內的一個或多個通孔和/或溝槽。8.根據前述任一項權利要求所述的半導體器件，其中所述金屬層僅接觸所述襯底背部上位置與所述主表面上的第一接觸和第二接觸實質相對的部分。9.根據前述任一項權利要求所述的半導體器件，還包括位于第一接觸和第二接觸之間的襯底中的障礙物，以便至少部分地阻擋第一接觸和第二接觸之間的直接電流流動。10.根據權利要求9所述的半導體器件，其中所述障礙物包括包含電介質在內的溝槽，其中所述溝槽從所述襯底的主表面至少部分地穿過襯底延伸。11.根據前述任一項權利要求所述的半導體器件，其中在所述主表面上，所述多個接觸中的至少一個接觸至少部分地圍繞所述多個接觸中的另一個接觸。12.根據前述任一項權利要求所述的半導體器件，其中所述器件是瞬態(tài)電壓抑制TVS二極管。13.根據權利要求1至11任一項所述的半導體器件，其中: 所述多個接觸包括第三接觸；以及 所述器件包括雙極性晶體管，其中第一接觸是發(fā)射極接觸，第二接觸是集電極接觸，并且第三接觸是基極接觸;或者 所述器件包括MOS晶體管，其中第一接觸是源極接觸，第二接觸是漏極接觸，并且第三接觸是柵極接觸。14.根據前述任一項權利要求所述的半導體器件，安裝在載體表面上，其中所述電浮置金屬層不連接到所述器件的任何外部引腳。15.—種方法，包括: 提供半導體晶片； 在晶片的主表面上提供多個接觸；在晶片的背部上提供形成歐姆接觸的電浮置金屬層，以及將晶片切塊，以制造根據前述任一項權利要求所述的多個半導體器件。
【文檔編號】H01L21/28GK105826366SQ201610052223
【公開日】2016年8月3日
【申請日】2016年1月26日
【發(fā)明人】潘之昊, 弗里德里?！す? 斯特芬·霍蘭, 奧拉夫·普芬尼希斯多夫, 約亨·韋南茨, 漢斯-馬丁·里特
【申請人】恩智浦有限公司