具有分離溝道的漏極延伸的mos晶體管的制作方法
【專利摘要】提供了一種包括漏極延伸的金屬氧化物半導(dǎo)體(DEMOS)和低壓金屬氧化物半導(dǎo)體(LV_MOS)器件二者的電路及其制作方法。在一個(gè)實(shí)施例中，DEMOS器件包括第一溝道、柵極、第二溝道和漏極延伸部，其中第二溝道被分成第一部分和第二部分，并且其中第二溝道的第一部分在柵極下面終止，并且遠(yuǎn)離漏極延伸部被隔開。其他實(shí)施例也被描述。
【專利說明】具有分離溝道的漏極延伸的MOS晶體管
[0001]相關(guān)申請的交叉引用
[0002]本申請是于2014年9月24日提交的美國專利申請第14/494，917號的國際申請，其根據(jù)35U.S.C.119(e)要求于2014年I月10日提交的美國臨時(shí)專利申請第61/925,958號的優(yōu)先權(quán)的權(quán)益，其全部都通過引用將其整體并入本文。
技術(shù)領(lǐng)域
[0003]本公開大體上涉及半導(dǎo)體器件的制造，并且尤其涉及具有分離溝道的漏極延伸的金屬氧化物半導(dǎo)體(DEMOS)晶體管，其使用現(xiàn)有的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝整體制造且適用于諸如非易失性存儲器(NVM)的器件高電壓(HV)電路。
[0004]背景
[0005]雖然許多類型的集成電路可設(shè)計(jì)成利用單個(gè)內(nèi)電壓運(yùn)行，但經(jīng)常期望的是提供包括在兩個(gè)或更多個(gè)不同的電壓電平處運(yùn)行的器件(例如，晶體管以及無源電路元件)的集成電路(1C)。這種IC的例子包括非易失性存儲器(NVM)以及包括NVM或閃存宏(flash macro)或存儲器的1C，諸如微控制器、微處理器或片上可編程系統(tǒng)(PS0C)。這樣的電路通常包括在邏輯和/或開關(guān)應(yīng)用中使用并且被設(shè)計(jì)成在低于大約2.5到大約3.3伏特(V)的電壓處運(yùn)行的低壓金屬氧化物半導(dǎo)體(LV_M0S)晶體管，以及在NVM應(yīng)用(諸如電荷栗、HV開關(guān)、扇形選擇器、輸入/輸出(I/O)單元或驅(qū)動器)中使用并且通常被設(shè)計(jì)成在大約9V或更高的電壓處運(yùn)行的其他高壓金屬氧化物半導(dǎo)體(HV_M0S)晶體管。
[0006]—種將HV_M0S晶體管集成到這樣的電路中的方法包括引入漏極延伸(DE)架構(gòu)以提供用于高功率和高電壓應(yīng)用的具有較高擊穿電壓(BV)的晶體管。簡言之，在DE晶體管中，漏極通過注入在反向偏壓期間耗盡的低摻雜半導(dǎo)體區(qū)域來延伸，從而允許在襯底中的漏極延伸上的電壓大幅下降，并從而將穿過柵氧化層的電場降低到安全水平。在現(xiàn)有的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝流程中，使用掩模和在基線工藝中從其他器件借用的注入劑來完成DE注入。然而，由于晶體管的尺寸發(fā)展到小于65納米(nm)，因此這些掩模和注入劑中的許多都不能使用。相反，僅使用阱掩模(既包括深注入又包括淺注入)，并且光暈/尖端注入被用來控制晶體管的閾值電壓(Vt)。
[0007]因此，存在對用于形成具有高BV的DEMOS晶體管的方法的需求，該方法與制造65nm和超過65nm的晶體管的工藝流程相兼容。還希望該方法基本上不再引入任何新的掩模和/或注入步驟到工藝流程。
[0008]概述
[0009]描述了形成包括非易失性存儲器(NVM)設(shè)備、低壓金屬氧化物半導(dǎo)體(LV_M0S)器件的電路方法及其制造方法。在一個(gè)實(shí)施例中，DEMOS器件包括第一溝道、柵極、第二溝道和漏極延伸部，其中第二溝道被分成第一部分和第二部分，并且其中第二溝道的第一部分在柵極下面終止，并且遠(yuǎn)離漏極延伸部被隔開。
[0010]附圖簡述
[0011]本發(fā)明的實(shí)施例將從以下的詳細(xì)描述以及從下面提供的附圖和所附權(quán)利要求中得到更加充分地理解，其中:
[0012]圖1A為示出了包括在漏極延伸的P型MOS(DEPMOS)晶體管的柵極下面終止的N型阱(NWELL)的DEPMOS晶體管或設(shè)備的實(shí)施例的橫截面圖的框圖；
[0013]圖1B為示出了包括鄰近于DEPMOS晶體管的柵極的邊緣終止的NWELL的DEPMOS晶體管的另一個(gè)實(shí)施例的橫截面圖的框圖；
[0014]圖2為示出了包括在漏極延伸的N型MOS(DEWOS)晶體管的柵極下面終止的PWELL的DENMOS晶體管的實(shí)施例的橫截面圖的框圖；
[0015]圖3為根據(jù)本公開的實(shí)施例示出了用于DEPMOS晶體管的應(yīng)用的閃存宏或存儲器的框圖；
[0016]圖4為根據(jù)本公開的實(shí)施例示出了用于DEPMOS晶體管在存儲器陣列和位線驅(qū)動器二者中的應(yīng)用的NVM的一部分的框圖；
[0017]圖5為根據(jù)本公開的實(shí)施例示出了使用獨(dú)立的注入步驟制造包括非易失性存儲器(NVM)晶體管、低壓金屬氧化物半導(dǎo)體(LV_M0S)晶體管和漏極延伸的P型MOS(DEPMOS)晶體管的電路的方法的實(shí)施例的流程圖；
[0018]圖6A-6K為示出了由圖5的流程圖的方法形成的電路的一部分的橫截面圖的框圖；
[0019]圖7為根據(jù)本公開的另一個(gè)的實(shí)施例示出了使用單一注入以同時(shí)形成用于DEMOS晶體管的溝道區(qū)和漏極延伸部來制造包括NVM晶體管和DEMOS晶體管的電路的方法的流程圖；
[0020]圖8為顯示了用于ESD脈沖穿過ESD晶體管的漏極周圍的ESD注入的放電路徑的靜電放電(ESD)保護(hù)電路的實(shí)施例的示意圖；
[0021]圖9為示出了使用CMOS工藝流程中現(xiàn)有的ESD注入步驟來制造包括NVM晶體管、靜電放電(ESD)電路中的MOS晶體管和DEMOS晶體管的電路的方法的實(shí)施例的流程圖；以及
[0022]圖10A-10D為示出了由圖9的流程圖的方法形成的電路的一部分的橫截面圖的框圖。
[0023]具體描述
[0024]本公開通常針對漏極延伸的金屬氧化物半導(dǎo)體(DEMOS)晶體管及其制造方法。
[0025]現(xiàn)在將參照許多圖示來描述DEMOS晶體管及其制造方法的各個(gè)實(shí)施例。實(shí)施例包括在單個(gè)襯底上同時(shí)形成DEMOS晶體管和低壓或普通的金屬氧化物半導(dǎo)體(MOS)晶體管，以及非易失性存儲器(NVM)晶體管的方法以用于許多不同的電路和應(yīng)用。在特定的實(shí)施例中，在輸入/輸出(1/0)單元中或在用于NVM器件的驅(qū)動器中，DEMOS晶體管可被整體地形成在與NVM晶體管和LV_M0S晶體管相同的襯底中。
[0026]在以下的描述中，出于解釋的目的，大量具體的細(xì)節(jié)被闡述以便提供對本發(fā)明的徹底理解。然而，本發(fā)明可以在沒有這些具體細(xì)節(jié)的情況下被實(shí)踐，這對于本領(lǐng)域的技術(shù)人員來說是明顯的。在其他實(shí)例中，公知的結(jié)構(gòu)和技術(shù)未詳細(xì)示出或以框圖形式被顯示，以避免不必要地模糊對本說明書的理解。
[0027]在說明書中，對“一個(gè)實(shí)施例”或“實(shí)施例”的引用，意為結(jié)合實(shí)施例所描述的特定特征、結(jié)構(gòu)或特性被包括在本發(fā)明的至少一個(gè)實(shí)施例中。在說明書中各個(gè)地方出現(xiàn)的短語“在一個(gè)實(shí)施例中”不一定都指代相同的實(shí)施例。如本文所用的耦合的術(shù)語可包括直接地電連接兩個(gè)或更多個(gè)部件或元件，或通過一個(gè)或多個(gè)中間部件間接地連接。
[0028]本文所用的術(shù)語“在...之上”、“在...之下”、“在...之間”和“在...上”是指一個(gè)層相對于其他層的相對位置。因此，例如，沉積或設(shè)置在另一個(gè)層之上或之下的一個(gè)層可以是與其它層直接接觸或可具有一個(gè)或多個(gè)中間層。此外，在層之間沉積或設(shè)置的一個(gè)層可以是與其它層直接接觸或可具有一個(gè)或多個(gè)中間層。相反地，在第二層“上”的第一層與第二層接觸。另外，一個(gè)層相對于其它層的相對位置是在假定相對于起始襯底操作淀積、修改和移除膜而不考慮襯底的絕對方向的情況下被提供。
[0029]漏極延伸的高壓晶體管在期望提供穿過晶體管的較高的漏極擊穿電壓(BV)的應(yīng)用中和/或在期望降低穿過柵極至漏極延伸部邊緣的電壓下降的量的應(yīng)用中是有用的。優(yōu)選地，本公開的晶體管和方法在不修改現(xiàn)有的工藝和設(shè)備架構(gòu)(例如柵氧化物的厚度)的情況下使高漏極電壓操作成為可能。更優(yōu)選地，使用現(xiàn)有的CMOS工藝，DEMOS晶體管被制成為包括在同一半導(dǎo)體襯底或晶圓上同時(shí)制成的低壓或普通的MOS晶體管以及NVM晶體管的互補(bǔ)金屬氧化物半導(dǎo)體電路的一部分。
[0030]現(xiàn)在將參照圖1A到圖2更詳細(xì)地描述根據(jù)本公開的各種實(shí)施例的DEMOS晶體管。特別地，圖1A是示出了包括P型溝道(P溝道)和在深NWELL(DNWELL)中的N型阱(NWELL)的漏極延伸的P型MOS(DEPMOS)晶體管或器件的實(shí)施例的橫截面圖的框圖，其中在NWELL和靠近襯底的表面的DNWELL之間的界面在DEPMOS晶體管的柵極堆疊的下面終止。圖1B是示出了DEPMOS晶體管的另一個(gè)實(shí)施例的橫截面圖的框圖，其中NWELL和DNWELL之間的交界面在鄰近DEPMOS晶體管的柵極堆疊的邊緣終止。圖2是示出了包括在深PWELL (DPWEL)中的PWELL的漏極延伸的N型MOS (DE匪OS)晶體管的實(shí)施例的橫截面圖的框圖，其中在PEWLL和靠近襯底的表面的DPWELL之間的界面在DENMOS的柵極堆疊的下面終止。
[0031]參照圖1A，DEPM0S晶體管100形成于半導(dǎo)體晶圓或襯底102中。襯底102可包括任何已知的半導(dǎo)體材料，諸如硅、砷化鎵、鍺、氮化鎵、磷化鋁及其混合物或合金。優(yōu)選地，襯底102是摻雜的硅基半導(dǎo)體襯底，諸如P型硅襯底(P襯底)。
[0032]DEPMOS晶體管100包括或形成于以N形摻雜物注入的深阱中以形成深NWELL或DNWELL 104。注入的摻雜物可以是任何合適的N型摻雜物，其以任何能量注入且注入為適合于形成用于DEPMOS晶體管100的DNWELL的任何濃度。例如，在一個(gè)特定的實(shí)施例中，磷離子以介于大約800KeV和大約1.5MeV之間的相對高能量被注入且注入為介于大約0.5E13/cm2到大約5E13/cm2之間的濃度或劑量以形成輕摻雜的DNWELL。
[0033]DEPMOS晶體管100還包括通過以大于輕摻雜的DNWELL 104的濃度或劑量注入N型摻雜物(諸如砷或磷離子)而形成于靠近襯底102的表面108的DNWELL 104中的更重?fù)诫s的NWELL 106。例如，在一個(gè)特定的實(shí)施例中，NWELL 106包括以介于大約250keV到大約500keV之間的相對低能量注入且注入為介于大約lE13/cm2到大約7E13/cm2之間的濃度或劑量的磷離子以形成DWELL。
[0034]DEPMOS晶體管100還包括通過放置在包括柵氧化層118和多晶硅(poly)或金屬柵電極120的柵極堆疊116下面的MOS溝道區(qū)或溝道114隔開的重?fù)诫s的P+源極110和重?fù)诫s的P+漏極112。相對于在NWELL 106和DNWELL 104中的摻雜濃度，重?fù)诫s意為適合的雜質(zhì)或摻雜物離子的濃度，比如從大約lE15/cm2到大約5E15/cm2的硼離子(B+)。
[0035]依照本公開，DEPMOS晶體管100還包括在溝道114和漏極112之間的漏極延伸部122，通過漏極延伸部122將漏極電連接到溝道。柵極堆疊116的邊緣(與溝道114的起點(diǎn)一致)和漏極112之間的距離或長度被稱為漏極延伸部122的長度或Lde Ide的合適的距離或長度包括從大約400到大約lOOOnm。通常，通過將P型摻雜物(比如B+)注入或擴(kuò)散到襯底102的表面108中形成DEPMOS晶體管100的漏極延伸部122以在穿過漏極/DNWELL結(jié)的反向偏壓期間實(shí)現(xiàn)耗盡，從而實(shí)現(xiàn)高結(jié)擊穿或BV。漏極延伸部122與高摻雜的漏極112相比是更加輕摻雜的，以便在反向偏壓期間，在溝道114中形成的耗盡區(qū)可以延伸到足夠遠(yuǎn)以降低每單位長度的電場并且實(shí)現(xiàn)朝向襯底區(qū)的高擊穿電壓或BV。因此，輕摻雜的漏極延伸部122在反向偏壓期間得以耗盡以降低被施加到高壓DEPMOS晶體管100的漏極112的電壓的大部分。
[0036]例如，相比于高摻雜的漏極112中的摻雜濃度，輕摻雜的漏極延伸部122可以包括濃度從大約0.5E13/cm2到大約3E13/cm2的硼離子(B+)。已經(jīng)發(fā)現(xiàn)利用這樣的輕摻雜的漏極延伸部122，施加的大約9到10伏特的漏極電壓，穿過漏極延伸部122可下降大約6伏特，從而將跨越柵氧化層的電壓限制為大約3.6V，并且能使用標(biāo)準(zhǔn)的低I/O電壓柵氧化層118作為溝道114和柵電極120之間的隔離層。
[0037]在一些實(shí)施例中，比如在圖1A中顯示的，漏極延伸部122與柵極堆疊116重疊，并且以如下方式被注入，其中漏極延伸部和柵極堆疊之間的重疊被減少以擊穿電壓的增加交換導(dǎo)通狀態(tài)電流的減少以用于更短的溝道長度的器件。對于重疊的適合的距離或長度(Lciv)包括從大約50到大約I OOnm。
[0038]可選地，在一些實(shí)施例中，DEPMOS晶體管100還可包括在溝道114和源極110之間的輕摻雜擴(kuò)散(LDD) 124，通過輕摻雜擴(kuò)散(LDD)124,源極被電連接到溝道。正如漏極延伸部122那樣，LDD 124可以通過將適當(dāng)?shù)膿诫s物種類的離子(對于所示的DEPMOS是B+)注入或擴(kuò)散至適當(dāng)濃度和適當(dāng)深度來形成。例如，相比于高摻雜源極110中的摻雜濃度，LDD 124可包括濃度從大約0.5E14/cm2到大約5E14/cm2的硼離子(B+)，且可從柵極堆疊116的邊緣或溝道114的起點(diǎn)延伸大約10到大約45nm的距離或長度到源極。另外，正如漏極延伸部122那樣，在一些實(shí)施例中，如圖1A所示，LDD 124可與柵極堆疊116重疊，而在另外的實(shí)施例中它以如在柵極堆疊116的邊緣終結(jié)或在溝道114的起點(diǎn)終結(jié)的方式來形成。
[0039]通常，DEPMOS晶體管100還包括隔離結(jié)構(gòu)126，諸如淺溝槽隔離(STI)結(jié)構(gòu)，其用來隔離或分離DEPMOS晶體管與一個(gè)或多個(gè)鄰近的器件或晶體管。盡管這里作為STI結(jié)構(gòu)示出，但應(yīng)當(dāng)理解的是，隔離結(jié)構(gòu)126還可以包括場氧化區(qū)或結(jié)構(gòu)(FOX)或硅的局部氧化(LOCOS)區(qū)或結(jié)構(gòu)。
[0040]根據(jù)圖1A所示的本公開的另一個(gè)方面，DEPMOS晶體管100包括在NWELL 106和靠近襯底102的表面108的DNWELL 104之間的交界面，該交界面位于DEPMOS晶體管的柵極堆疊116的下面以把溝道114分成被NWELL包圍或在NWELL內(nèi)的第一溝道114a和被DNWELL包圍或在DNWELL內(nèi)的第二溝道114b。在某些實(shí)施例中，諸如圖1A所示，第二溝道114b還被分成僅被DNWELL 104包圍或僅在DNWELL 104內(nèi)的第一部分114bi和被DNWELL中的漏極延伸部122包圍或在DNWELL中的漏極延伸部122內(nèi)的第二部分114b2。本實(shí)施例將使得甚至可以采用通常生產(chǎn)低結(jié)BV的基線CMOS工藝來制造DEPMOS晶體管100 JEPMOS 100的BV將基本上高于由基線工藝生產(chǎn)的器件和晶體管，由于漏極112和漏極延伸部122在DNWELL 104中而不是如現(xiàn)有技術(shù)方法在NWELL中。
[0041 ] 在圖1B中示出的另一個(gè)實(shí)施例中，介于NWELL 106和DNWELL 104之間的交界面不在DEPMOS晶體管100的柵極堆疊116的下面，使得基本上整個(gè)溝道114由被NWELL 106包圍或在NWELL 106內(nèi)的第一溝道114a組成。值得注意的是，由于漏極112與NWELL 106隔開，因此本實(shí)施例也將仍然提供比對于基線CMOS工藝的顯著更高的DEPMOS 100的BV，但漏極延伸部122仍與NWELL保持接觸。
[0042]圖2是示出了包括在深PWELL (DPWELL)中的PWELL的漏極延伸的N型M0S(DE匪OS)晶體管的實(shí)施例的橫截面圖的框圖，其中在PWELL和靠近襯底的表面的DPWELL之間的交界面在DENMOS晶體管的柵極的下面終止。
[0043]參照圖2，DENM0S晶體管200在半導(dǎo)體晶圓或襯底202中形成。正如上述的DEPMOS晶體管100，襯底202可包括任何已知的半導(dǎo)體材料，諸如硅、砷化鎵、鍺、氮化鎵、磷化鋁及其混合物或合金。優(yōu)選地，襯底202是摻雜的硅基半導(dǎo)體襯底，諸如N型硅襯底(η襯底)。
[0044]DENMOS晶體管200包括或形成在注入有P型摻雜物的深阱中而形成深PWELL或DPffELL 204。注入的摻雜物可以是任何合適的P型摻雜物，其以任何能量被注入并且注入成適于形成DE匪OS晶體管200的DPWELL的任何濃度。例如，在一個(gè)特定的實(shí)施例中，硼離子(B+ )以介于大約300keV到大約650keV之間的相對高的能量被注入且注入成介于大約0.5E13/cm2到大約5E13/cm2之間的濃度或劑量以形成輕摻雜的DPWELL。
[0045]DENMOS晶體管200還包括通過將諸如硼離子的P型摻雜物注入成大于輕摻雜的DPffELL 204的濃度或劑量而在靠近襯底202的表面208的DPWELL 204中形成的更重?fù)诫s的PffELL 206。例如，在一個(gè)特定的實(shí)施例中，PWELL 206包括以介于大約80keV到大約400keV之間的相對低能量注入且注入成介于大約lE13/cm2到大約7E13/cm2之間的濃度或劑量的B+離子以形成PWELL。
[0046]DE匪OS晶體管200還包括被放在包括柵氧化層218和多晶硅(聚乙烯)或金屬柵電極220的柵極堆疊216的下面的溝道214隔開的重?fù)诫s的N+源極210和重?fù)诫s的N+漏極212。重?fù)诫s意味著合適的雜質(zhì)或摻雜物離子的濃度，比如相比于在PWELL 206和DPWELL 204中的摻雜濃度，從大約lE15/cm2到大約5E15/cm2的砷或磷離子的濃度。
[0047]根據(jù)本公開，DE匪OS晶體管200還包括在溝道214和漏極212之間的漏極延伸部222，漏極通過漏極延伸部222被電連接到溝道。柵極堆疊216的邊緣(與溝道214的起點(diǎn)一致)和漏極212之間的距離或長度被稱為漏極延伸部222的長度或Lde Ide的合適的距離或長度包括從大約400到大約lOOOnm。通常，通過將N型摻雜物(比如砷或磷離子)注入或擴(kuò)散到襯底202的表面208中來形成DENMOS晶體管200的漏極延伸部222以在反向偏壓期間實(shí)現(xiàn)耗盡，從而實(shí)現(xiàn)高結(jié)擊穿或BV。漏極延伸部222與高摻雜的漏極212相比是更輕摻雜的，以便在穿過N+/DPWELL結(jié)的反向偏壓期間，在溝道214中形成的耗盡區(qū)可以延伸到足夠遠(yuǎn)以降低每單位長度的電場，并且實(shí)現(xiàn)朝向襯底區(qū)的高擊穿電壓或BV。因此，輕摻雜的漏極延伸部222在反向偏壓期間得以耗盡以降低被施加到高壓DENMOS晶體管200的漏極212的電壓的大部分。
[0048]例如，相比于在高摻雜的漏極212中的摻雜濃度，輕摻雜的漏極延伸部222可以包括濃度從大約0.5E13/cm2到大約3E13/cm2的砷或磷離子。已經(jīng)發(fā)現(xiàn)采用這樣的輕摻雜的漏極延伸部222，施加的大約9到10伏特的漏極電壓穿過漏極延伸部222可下降大約6伏特，從而將穿過柵氧化層的電壓限制為大約3.6V，并且能使用標(biāo)準(zhǔn)的低I/O電壓柵氧化層218作為溝道214和柵電極220之間的隔離層。
[0049]在一些實(shí)施例中，比如在圖2中顯示的，漏極延伸部222與柵極堆疊216重疊，并且以如下方式被注入，其中漏極延伸部和柵極堆疊之間的重疊被減小以擊穿電壓的增加交換導(dǎo)通狀態(tài)電流的減少以用于更短溝道長度的器件。對于重疊的適合的距離或長度(Lciv)包括從大約50到大約10nm0
[0050]可選地，在一些實(shí)施例中，DENMOS晶體管200還可包括在溝道214和源極210之間的輕摻雜擴(kuò)散(LDD)224，源極通過輕摻雜擴(kuò)散(LDD)124被電連接到溝道。正如漏極延伸部222那樣，LDD 224可以通過將合適的摻雜物種類的離子(對于示出的DE匪OS是砷或磷離子)注入或擴(kuò)散至適當(dāng)濃度和適當(dāng)深度來形成。例如，相比于高摻雜源極210中的摻雜濃度，LDD224可包括濃度從大約0.3E14/cm2到大約3E14/cm2的砷或磷離子，且可從柵極堆疊216的邊緣或溝道214的起點(diǎn)延伸大約10到大約45nm的距離或長度到源極。另外，正如漏極延伸部222那樣，在一些實(shí)施例中，如圖2所示，LDD 224可與柵極堆疊216重疊，而在另外的實(shí)施例中它以如在柵極堆疊216的邊緣終結(jié)或在溝道214的起點(diǎn)終結(jié)的方式來形成。
[0051 ] 通常，DE匪OS晶體管200還包括隔離結(jié)構(gòu)226，諸如淺溝槽隔離(STI)結(jié)構(gòu)，其用來隔離或分離DENMOS晶體管與一個(gè)或多個(gè)鄰近的器件或晶體管。盡管這里作為STI結(jié)構(gòu)示出，但應(yīng)當(dāng)理解的是，隔離結(jié)構(gòu)226還可以包括場氧化區(qū)或結(jié)構(gòu)(FOX)或硅的局部氧化(LOCOS)區(qū)或結(jié)構(gòu)。
[0052]根據(jù)圖2所示的本公開的另一個(gè)方面，DE匪OS晶體管200包括在PWELL 206和靠近襯底202的表面208的DPWELL 204之間的交界面，該交界面位于DENMOS晶體管的柵極堆疊216的下面以把溝道214分成被PWELL包圍或在PWELL內(nèi)的第一溝道214a和被DPWELL包圍或在DPWELL內(nèi)的第二溝道214b。在某些實(shí)施例中，諸如圖2所示，第二溝道214b還被分成僅被DPffELL 204包圍或僅在DPWELL 204內(nèi)的第一部分214bi和被DPWELL中的漏極延伸部222包圍或在DPWELL中的漏極延伸部222內(nèi)的第二部分214b2。本實(shí)施例將使得甚至可以采用通常生產(chǎn)低結(jié)BV的基線CMOS工藝來制造DENMOS晶體管200 JEWOS 200的BV將基本上高于由基線工藝生產(chǎn)的器件和晶體管，由于漏極212和漏極延伸部222在DPWELL204中而不是如現(xiàn)有技術(shù)方法在PWELL中。
[0053]在未示出的另一個(gè)實(shí)施例中，介于PWELL 206和DPWELL 204之間的交界面不在DE匪OS晶體管200的柵極堆疊216下面，使得基本上整個(gè)溝道214由被PWELL 206包圍或在PffELL 206內(nèi)的第一溝道214a組成。值得注意的是，由于漏極212與PWELL 206隔開，因此本實(shí)施例也將仍然提供比對于基線工藝的顯著更高的DE匪OS 200的BV，但漏極延伸部222仍與PWELL保持接觸。
[0054]圖3是根據(jù)本公開的實(shí)施例的示出了用于DEMOS晶體管的應(yīng)用的閃存存儲器或閃存宏300的框圖。參照圖3，值得注意的是，高電壓DEMOS晶體管可以被用在至少3個(gè)分離的子電路中。特別地，已經(jīng)發(fā)現(xiàn)DEMOS晶體管的HV能力可被有利地用在HV扇區(qū)選擇/CMUX 302中、在HV頁鎖存器304中和在HV行驅(qū)動器306中。如圖3所示，HV頁鎖存器304包括耦合到從GBL O到GBL N-1的多條全局位線(GBL)的鎖存器，其中N是在閃存宏300中的列數(shù)。閃存宏300還包括多個(gè)扇區(qū)308，僅示出其中兩個(gè)，每個(gè)扇區(qū)具有N列的寬度，并耦合到HV扇區(qū)選擇/CMUX302、HV頁鎖存器304和HV行驅(qū)動器306。
[0055]圖4是示出了位線驅(qū)動器404中的根據(jù)本公開的實(shí)施例的DEMOS晶體管402的應(yīng)用的NVM 400的一部分的布局。位線驅(qū)動器404與包括多個(gè)單元408的存儲陣列406以一定的間距被布局。
[0056]現(xiàn)將參照圖5以及圖6A到6K來詳細(xì)描述用于制造具有多阱和/或分裂溝道架構(gòu)的漏極延伸的金屬氧化物半導(dǎo)體(DEMOS)晶體管的方法的實(shí)施例。圖5是示出了用于使用單獨(dú)的注入步驟來制造包括非易失性存儲器(NVM)晶體管、金屬氧化物半導(dǎo)體(MOS)晶體管和DEMOS晶體管的存儲器或電路以形成漏極延伸部的方法或工藝流程的實(shí)施例的流程圖。圖6A至圖6K是示出了通過圖5的流程圖的方法形成的電路或存儲單元600的一部分的橫截面圖的框圖。通常，DEMOS晶體管在對現(xiàn)有的用于制造NVM晶體管和/或其他MOS晶體管(在這些附圖中未示出)的CMOS工藝流程有較小或沒有影響的情況下可以被制造。NVM晶體管可包括使用硅-氧化物-氮化物-氧化物-硅(SONOS)或金屬-氧化物-氮化物-氧化物-硅(MONOS)技術(shù)的存儲晶體管。
[0057]參照圖5和圖6A，該過程開始于在晶圓或襯底604中形成許多隔離結(jié)構(gòu)602(步驟502)。隔離結(jié)構(gòu)602將正被形成的存儲單元與在襯底604的鄰接區(qū)域(未示出)中形成的其他存儲單元隔離，和/或?qū)⒄谝r底的NVM區(qū)608中形成的NVM晶體管與包括本公開的DEMOS晶體管的在一個(gè)或多個(gè)鄰接的MOS區(qū)612中正形成的一個(gè)或多個(gè)MOS晶體管隔離。隔離結(jié)構(gòu)602包括介電材料，諸如氧化物或氮化物，并可以通過任何傳統(tǒng)的技術(shù)形成，包括但不限于淺溝槽隔離(STI)或硅的局部氧化物(L0C0S)。
[0058]襯底604可以是由適于半導(dǎo)體器件制造的任何單晶或多晶材料組成的體晶圓，或可以包括在襯底上形成的合適的材料的上外延層。合適的材料包括但不限于硅、鍺、硅-鍺或II1-V族化合物半導(dǎo)體材料。
[0059]墊氧化層614在NVM區(qū)608和MOS區(qū)612 二者中的襯底604的表面616之上形成。墊氧化層614可以是具有從約10納米(nm)到約20nm的厚度的二氧化娃(Si02)，并可以通過熱氧化過程或現(xiàn)場蒸汽生成(ISSG)來生長。
[0060]再參照圖5和圖6B，摻雜物然后通過墊氧化層614被注入到襯底604中以形成輕摻雜的深阱(DWELL 618)、用與DWELL相同類型的摻雜物摻雜的更重?fù)诫s的阱(WELL 620)，以及用于將在NVM區(qū)608和MOS區(qū)612中形成的NVM晶體管和DEMOS晶體管的溝道622和624(步驟504)。通常，這涉及幾種分開的沉積、光刻、注入和剝離工藝以對在不同的區(qū)域(S卩，NVM區(qū)608和MOS區(qū)612的核心或1/0電路)中形成的不同類型的器件注入阱和溝道。
[0061 ]為了形成DWELL 618，光刻膠層使用標(biāo)準(zhǔn)的光刻技術(shù)來沉積和圖案化以暴露MOS區(qū)612和以合適的能量和濃度注入的合適的離子種類。例如，為了在MOS區(qū)612中形成P型DEMOS(DEPMOS)晶體管的DWELL 618，可以在從大約800到大約1500千電子伏特(keV)的能量和從大約0.5E13/cm2到大約5E13/cm2的劑量處注入砷或磷離子以形成深阱。N型DEMOS(DENMOS)晶體管的DWELL 618可同樣地通過以合適的劑量和能量注入硼或BF2離子而形成。可選地，如在實(shí)施例中示出的，DWELL 618可同時(shí)在NVM區(qū)608和/或在其他MOS區(qū)(未示出)中形成。
[0062]接下來，用于NVM晶體管和DEMOS晶體管的溝道622和624被形成。溝道622或624可以使用用于形成DWELL所使用的相同的掩模或使用如上述的使用標(biāo)準(zhǔn)的光刻技術(shù)形成的分離的掩模而在DWELL 618的形成之后或之前立即形成。溝道622和624然后通過以合適的能量將合適的離子種類注入到合適的濃度來形成。例如，為了執(zhí)行對P性DEMOS (DEPMO))晶體管的注入，硼或BF2離子可以以從大約10到大約100千電子伏特(keV)的能量和從大約1E12/cm2到大約lE14/cm2的劑量被注入。相似地，N型DEMOS(DEWOS)晶體管可同樣地通過以合適的劑量和能量注入砷或磷離子而形成。應(yīng)該理解的是，注入可用于使用包括圖案化的光刻膠層以掩蓋MOS區(qū)中的一個(gè)的標(biāo)準(zhǔn)光刻技術(shù)在相同時(shí)間處或分開的時(shí)間處在MOS區(qū)612和在NVM區(qū)608 二者中形成溝道。
[0063]在DWELL 618的注入之后，以及在注入形成用于NVM晶體管和DEMOS晶體管的溝道622和624的之前或之后，通過以合適的能量和濃度注入合適的離子種類而形成WELL 620。例如，為了在MOS區(qū)612中形成P型DEMOS(DEPMOS)晶體管的WELL 620，砷或磷離子可以以從大約250到大約500千電子伏特(keV)的能量和從大約lE13/cm2到大約7E13/cm2的劑量被注入以形成NWELLA型DEMOS(DE匪OS)晶體管的NWELL 620可同樣地通過以合適的劑量和能量注入硼或BF2離子而形成。
[0064]在圖6B所示的實(shí)施例中且如上所述，在WELL和溝道注入之后，用于在MOS區(qū)612中形成的DEMOS的溝道624包括被WELL 620包圍或在WELL 620內(nèi)的第一溝道624a和僅被DNWELL 618包圍或在DNWELL618內(nèi)的第二溝道624b。
[0065]在已經(jīng)進(jìn)行注入之后，任何剩余的光刻膠(PR)或掩模在使用氧等離子體的灰化過程中被剝離，或者在使用市售的剝離劑(s tr ip)或溶劑的光刻膠剝離中被剝離。
[0066]接下來，參照圖5和圖6C-6D，硬膜(HM) 626被沉積和圖案化以暴露NVM區(qū)608中的襯底604的表面616，NVM區(qū)中的墊氧化層614被去除并且HM被去除(步驟506)。冊626可包括能夠采用光刻膠和標(biāo)準(zhǔn)光刻技術(shù)來圖案化或開口的一層或多層材料，但是它本身不是光敏的，并且保護(hù)下表面以及形成在其中的結(jié)構(gòu)免受光刻膠和光刻工藝以及通過形成在硬膜中的開口所執(zhí)行的注入和蝕刻工藝的影響。用于HM 626的合適的材料包括例如一層通過任何已知的氮沉積工藝來沉積的從大約5到大約20nm的氮化硅(SixNy)或氮氧化硅(S1N)。通常被稱為隧道掩膜(tunnel mask)或TUNM的光刻膠層(未示出)基本上在HM 626的整個(gè)表面之上形成，并且使用標(biāo)準(zhǔn)的光刻技術(shù)被圖案化。根據(jù)硬膜和下面的結(jié)構(gòu)或?qū)拥牟牧?，使用任何合適的濕法或干法蝕刻技術(shù)來蝕刻或去除HM 626的暴露部分。例如，在HM 626包括覆蓋墊氧化層614的一層氮化硅的那些實(shí)施例中，HM可以在中等功率(大約500W)處使用標(biāo)準(zhǔn)的低壓氮刻蝕在含氟氣體(比如CF4或CHF3)的等離子體中被刻蝕，這展示了對氧化硅(比如在下面的墊氧化層和/Ssti 602結(jié)構(gòu)的二氧化硅(si02)有很好的選擇性。
[0067]接下來，在NVM區(qū)608之上的墊氧化層614如圖6C所示的被去除或蝕刻。例如，蝕刻可以在使用包含表面活性劑的10:1的緩沖氧化物蝕刻(BOE)的濕法清洗工藝中被完成?？蛇x地，可以使用20:1的BOE濕法蝕刻、50:1的氫氟酸(HF)濕法蝕刻、墊蝕刻或任何其他類似的基于氫氟酸的濕法刻蝕化學(xué)過程進(jìn)行濕法清洗工藝。
[0068]參照圖6D，HM626基本上全部被剝離或去除。HM 626可以使用與以前用于在硬膜中形成開口的相同的工藝和化學(xué)過程來去除。可選地，氮化硅也可通過在大約150°(:到160°C的溫度處使用磷酸(H3PO4)的濕法蝕刻來去除。
[0069]參照圖5以及圖6E和圖6F，在圖6F中共同地作為介電層628所示的大量的介電或氧化物-氮化物-氧化物(0N0)層在襯底604的表面616之上形成或沉積，掩模(未不出)在介電層上或覆在介電層上形成，以及介電層被蝕刻以形成在NVM區(qū)608中待形成的NVM晶體管的0N0或介電堆疊630(步驟508)。
[0070]參照圖6F，大量的介電層628包括覆蓋襯底604的表面616的隧穿層632、覆蓋隧穿層的電荷俘獲層634和覆蓋電荷俘獲層的阻擋層636。隧穿層632可以是任何材料，并具有適于允許電荷載流子在所施加的柵極偏壓下隧穿到覆蓋的電荷俘獲層而同時(shí)在NVM晶體管未偏壓時(shí)保持對泄漏的合適的勢皇的任何厚度。在某些實(shí)施例中，隧穿層632是二氧化硅、氧氮化硅或其組合，并且可以使用ISSG或自由基氧化通過熱氧化工藝來生長，并且通過暴露的襯底表面的氧化和消耗具有的厚度為從大約I.0納米(nm)至約3.0nm。
[0071]再次參照圖6F，電荷俘獲層634在隧穿層632上或覆在隧穿層632上形成。一般地，如在示出的實(shí)施例中，電荷俘獲層是具有多個(gè)層的多層電荷俘獲層并且包括分布在多層電荷俘獲層中的大部分的電荷陷阱，該多個(gè)層至少包括更靠近隧穿層632的、富氧的、基本上電荷俘獲自由的下面的或第一電荷俘獲層634a，以及相對于第一電荷俘獲層富硅且貧氧的第二電荷俘獲層634b。
[0072]多層電荷俘獲層634的第一電荷俘獲層634a可包括氮化硅(Si3N4)、富硅氮化硅或氮氧化硅(S1xNy) ο例如，第一電荷俘獲層634a可以包括具有在約1.5nm到約4.0nm之間的厚度的氮氧化硅層，其通過使用在定制成提供富硅且富氧的氮氧化物層的流速和比例中的二氯甲硅烷(DCS) /氨氣(NH3)和一氧化二氮(N2O) /NH3的氣體混合物的CVD工藝形成。
[0073]多層電荷俘獲層的第二電荷俘獲層634b然后在第一電荷俘獲層634a之上形成。第二電荷俘獲層634b可包括具有不同于第一電荷俘獲層634a的氧、氮和/或硅的化學(xué)計(jì)量成分的氮化娃和氧氮化娃層。第二電荷俘獲層634b可以包括具有在約2.0nm到約10.0nm之間的厚度的氮氧化硅層，并可以通過使用包括在定制成提供富硅、貧氧的頂部氮化物層的流速和比例中的DCS/NH3和Ν20/ΝΗ3的氣體混合物的工藝氣體的CVD工藝來形成或沉積。
[0074]如本文所用，術(shù)語“富氧”和“富娃”是相對于化學(xué)計(jì)量的氮化硅，或“氮化物”，在本領(lǐng)域中通常采用折射率(RI)大約為2.0、具有(Si3N4)的合成物。因此，“富氧”的氮氧化硅需要從化學(xué)計(jì)量的氮化硅向更高的硅和氧的重量百分比轉(zhuǎn)變(即，減少氮)。因此富氧的氮氧化硅膜更像二氧化硅并且RI朝著純二氧化硅的1.45RI減少。同樣地，在本文中描述為“富娃”的膜需要從化學(xué)計(jì)量的氮化硅向更高重量百分比的硅轉(zhuǎn)變，其中氧比“富氧”膜中的氧少。因此，富硅的氮氧化硅膜更像硅并且RI朝著純硅的3.5RI增加。
[0075]再次參照圖6F，介電層的數(shù)目還包括在電荷俘獲層634上或覆在電荷俘獲層634上形成的阻擋介電層或阻擋層636。在一個(gè)實(shí)施例中，阻擋層636可以包括下面的第二電荷俘獲層634b的氮化硅的被氧化的部分，其隨后通過現(xiàn)場蒸汽生成(ISSG)，或自由基氧化而被氧化以形成阻擋層636。在其他實(shí)施例中，阻擋層636可包括通過CVD沉積的并在具有或不具有點(diǎn)火事件(諸如等離子體)的一批或單個(gè)的襯底工藝處理室中進(jìn)行的二氧化硅(S12)或氮氧化硅(S1N)。在一個(gè)實(shí)施例中，阻擋層636可以包括通過CVD工藝使用MVNH3和DCS/NH3氣體混合物形成的厚度為2.0nm到4.0nm之間的氮化硅、富硅的氮化硅或富硅的氮氧化硅層。
[0076]參照圖5和圖6G，進(jìn)行柵氧化層或GOX預(yù)清洗，以及為DEMOS晶體管形成的柵氧化層638將在MOS區(qū)612中形成(步驟510)。參照圖6G，GOX預(yù)清洗在高選擇性地清洗工藝中去除在MOS區(qū)612中的剩余墊氧化層614。這個(gè)清洗工藝在MOS區(qū)612中為柵氧化層生長準(zhǔn)備襯底604 ο在一個(gè)示例性的實(shí)現(xiàn)方式中，墊氧化層614在濕法清洗工藝中被去除。可選地，可以使用20:1的BOE濕法蝕刻、50:1的氫氟酸(HF)濕法蝕刻、墊蝕刻或任何其他類似的基于氫氟酸的濕法蝕刻化學(xué)過程來進(jìn)行濕法清洗工藝。在其他的實(shí)施例中，化學(xué)清洗過程被選擇以便僅去除介電堆疊630的阻擋層636可忽略的部分。
[0077]在一個(gè)實(shí)施例中，形成柵氧化層638的氧化過程涉及使用根據(jù)本文描繪的方法的任何已知的氧化過程在基本上所有的MOS區(qū)612之上形成厚氧化物，使用標(biāo)準(zhǔn)的光刻技術(shù)形成圖案化的光刻膠掩模，以及使用1:1的緩沖的氧化物蝕刻(BOE)來蝕刻氧化物，其后光刻膠掩模被剝離或去除。柵氧化層638可具有從約Inm到約7nm的厚度。
[0078]參照圖5和圖6H，柵層(未示出)被沉積和圖案化以同時(shí)形成用于DEMOS晶體管和NVM晶體管的柵極640(步驟512)。通常，柵極層是基本上在襯底604的整個(gè)表面616之上沉積的導(dǎo)電的共形層，并且所有層和結(jié)構(gòu)在其上形成。然后，使用標(biāo)準(zhǔn)的光刻技術(shù)形成圖案化的光刻膠掩模(未示出)，并且柵極層被蝕刻以從未被掩模保護(hù)的區(qū)域中去除柵極層。
[0079]在一個(gè)實(shí)施例中，柵極層包括摻雜的多晶硅或poly層，其使用化學(xué)氣相沉積(CVD)而沉積成從約30nm到10nm的厚度且使用對柵氧化層638和介電堆疊630的下面的材料高選擇性的標(biāo)準(zhǔn)的多晶硅蝕刻化學(xué)制劑(諸如CHF3或C2H2或HBr/02)來蝕刻。多晶硅可以使用對匪OS的磷注入和對PMOS晶體管的硼注入來進(jìn)行摻雜。注入劑量是在lE15/cm2到lE16/cm2的范圍內(nèi)、在2到50keV的能量下。
[0080]接下來，參照圖5和圖61，根據(jù)本公開，漏極延伸部642形成在MOS區(qū)612中，鄰近該處用于DEMOS晶體管的漏極將通過注入或擴(kuò)散合適的摻雜物種類的離子644至合適的濃度和合適的深度來形成(步驟514)。例如，漏極延伸部642可以通過以從約20到約50keV的能量將BF2離子(BF2+)或硼離子644注入至從大約0.5E13至大約5E13/cm2的濃度而形成。在一些實(shí)施例中，比如示出的，漏極延伸部可以相對于襯底604的表面616成角度地注入，使得漏極延伸部642與DEMOS的柵極堆疊638/640重疊。對于重疊合適的距離或長度包括從約30到約80nm。在某些實(shí)施例中，如圖61所示，漏極延伸部注入可以將第二溝道624b分成僅被DNWELL612包圍或僅在DNWELL 612內(nèi)的第一部分624b!和被在DNWELL中的漏極延伸部642包圍或在DNWELL中的漏極延伸部642內(nèi)的第二部分624b2。
[0081 ] 參照圖5和圖6J，可選地，在一些實(shí)施例中，另一個(gè)或第二漏極延伸部646可形成在NVM區(qū)608中，鄰近該處用于NVM晶體管的漏極將被形成，并且輕摻雜擴(kuò)散(LDD)區(qū)648可形成在MOS區(qū)612和NVM區(qū)中的一個(gè)或兩個(gè)中，鄰近該處用于DEMOS晶體管650和NVM晶體管652的源極將被形成(步驟516)。正如DEMOS晶體管的漏極延伸部642那樣，NVM晶體管的漏極延伸部646可通過注入或擴(kuò)散適當(dāng)?shù)姆N類和能量的離子到合適的濃度來形成。
[0082]例如，NVM晶體管的漏極延伸部646可通過以從約4到約1keV的能量注入或擴(kuò)散磷離子(P+)到從約3E13到大約3E14/cm2的濃度來形成。
[0083]類似地，相比于在高摻雜的源極中的摻雜濃度，LDD區(qū)648可以包括從約0.5E14到約5E14/cm2的BF2離子(BF2+)的濃度，并且可以從柵極堆疊的邊緣或NVM晶體管和DEMOS晶體管的溝道622和624的起點(diǎn)延伸約20到約80nm的距離或長度到源極。另外，如漏極延伸部642和646那樣，在一些實(shí)施例中，如圖6K所示，LDD 648可與柵極堆疊重疊，而在另外的實(shí)施例中它以如在柵極堆疊的邊緣處或在溝道的起點(diǎn)處終結(jié)的方式來形成。
[0084]參照圖5和圖6K，圖案化的掩模(未示出)被形成，并且源極和漏極(S/D)注入被執(zhí)行以形成DEMOS晶體管650和NVM晶體管652 二者的源極和漏極(S/D)區(qū)654(步驟518)。圖案化的掩?？砂ū粓D案化以僅暴露DEMOS晶體管650和NVM晶體管652的S/D區(qū)的硬膜或光刻膠掩膜。S/D區(qū)654可通過注入或擴(kuò)散合適的種類和能量的離子到合適的濃度來形成。例如，P型DEMOS晶體管650和NVM晶體管652的S/D區(qū)654可通過以約2到約1keV的能量注入或擴(kuò)散硼離子(B+)或BF2離子到約1E15到大約lE16/cm2的濃度來形成。
[0085]在S/D注入已經(jīng)被進(jìn)行之后，標(biāo)準(zhǔn)或基線CMOS工藝流程繼續(xù)以基本上完成DEMOS晶體管650和NVM晶體管652二者的前端制造(步驟520) XMOS工藝流程可包括墊片沉積、蝕刻和硅化以形成與S/D區(qū)654的觸點(diǎn)，并且形成一個(gè)或多個(gè)夾層電介質(zhì)(ILD)以及在單級和垂直面或夾層的觸點(diǎn)或通孔上的器件和晶體管之間的局部互聯(lián)。
[0086]在圖5的替代實(shí)施例中，形成DEMOS晶體管和NVM晶體管中的一個(gè)或兩者的溝道的步驟可以與形成DEMOS晶體管的漏極延伸部的步驟同時(shí)進(jìn)行。更特別地，包括第一和第二溝道二者的DEMOS晶體管的MOS溝道區(qū)可與使用單個(gè)注入(比如閾值電壓(Vt)注入)形成MOS漏極延伸部的注入同時(shí)形成，使得MOS溝道區(qū)和MOS漏極延伸部包括相同導(dǎo)電類型和濃度的摻雜物?，F(xiàn)在將參照圖7描述該方法的實(shí)施例。圖7是示出了使用單個(gè)注入以同時(shí)形成DEMOS晶體管的溝道區(qū)和漏極延伸部來制造包括NVM晶體管和DEMOS晶體管的電路的方法的實(shí)施例的流程圖。
[0087]參照圖7，該過程開始于在晶圓或襯底中形成許多隔離結(jié)構(gòu)(步驟702)。隔離結(jié)構(gòu)將在襯底的NVM區(qū)中正形成的NVM晶體管與在一個(gè)或多個(gè)鄰接MOS區(qū)中形成的DEMOS晶體管隔離。墊氧化層在NVM區(qū)和MOS區(qū)二者中的襯底的表面之上形成。隔離結(jié)構(gòu)以如以上結(jié)合步驟502描述的基本上相同的方式形成。
[0088]接下來，摻雜物然后通過墊氧化層被注入到襯底中以形成輕摻雜的深阱(DWELL)、用與在NVM區(qū)和MOS區(qū)中將形成的NVM晶體管和DEMOS晶體管的DWELL相同類型的摻雜物摻雜的更重?fù)诫s的阱(WELL)(步驟704) ο DWELL和WELL基本上以如以結(jié)合步驟504描述的相同的方式形成。
[0089]根據(jù)該實(shí)施例，單個(gè)注入被進(jìn)行以同時(shí)形成DEMOS晶體管的溝道區(qū)和漏極延伸部(步驟706)。例如，漏極延伸部和溝道區(qū)可以通過以約20到約50keV的能量注入BF2離子(BF2+ )或硼離子到約0.5E13到約5E13/cm2的濃度形成。在一些實(shí)施例中，比如示出的，漏極延伸部注入可以相對于襯底的表面成角度，通過這種方式使得漏極延伸部與DEMOS的柵極堆疊重疊。對于重疊的合適的距離或長度包括從約30到約80nm。在某些實(shí)施例中，漏極延伸部注入可以將第二溝道分成僅被DNWELL包圍或僅在DNWELL內(nèi)的第一部分和被在DNWELL中的漏極延伸部包圍或在DNWELL中的漏極延伸部內(nèi)的第二部分。
[0090]接下來，硬膜被沉積和圖案化以暴露NVM區(qū)中的襯底的表面，NVM區(qū)中的墊氧化層被去除并且硬膜被去除(步驟708)。硬膜和墊氧化層的沉積、圖案化和去除以與以上結(jié)合步驟506描述的基本上相同的方式被完成。
[0091]許多介電或0N0層在襯底的表面之上被形成或沉積，硬膜在介電層上或覆在介電層上形成，以及介電層被蝕刻以形成在NVM區(qū)中形成的NVM晶體管的0N0堆疊(步驟710)。介電層的沉積和圖案化去除以與以上結(jié)合步驟508所描述的基本上相同的方式被完成。柵氧化層或GOX預(yù)清洗被執(zhí)行，以及柵氧化層被形成用于將在MOS區(qū)612中形成的DEMOS晶體管(步驟712) AOX預(yù)清洗以及柵氧化層的沉積和圖案化以與結(jié)合步驟510以上描述的基本上相同的方式被完成。
[0092]接下來，柵氧化層被沉積和圖案化以同時(shí)形成NVM和DEMOS晶體管的柵極(步驟714)。柵氧化層的沉積和圖案化以與以上結(jié)合步驟512描述的基本上相同的方式被完成。
[0093]LDD區(qū)形成在DEMOS晶體管和NVM晶體管的源極和溝道之間，并且可選地，第二漏極延伸部形成于NVM晶體管和溝道之間(步驟716)，如上結(jié)合步驟516所描述的。圖案化的掩模被形成，并且源極和漏極(S/D)注入被執(zhí)行以形成DEMOS晶體管和NVM晶體管的源極和漏極(S/D)區(qū)(步驟718) d/D區(qū)的形成以與上述結(jié)合步驟518描述的基本上相同的方式被完成。然后標(biāo)準(zhǔn)或基線CMOS工藝流程被繼續(xù)以便基本上以與上述結(jié)合步驟520描述的基本上相同的方式完成DEMOS晶體管和NVM晶體管的前端制造(步驟720)。
[0094]在另一個(gè)實(shí)施例中，根據(jù)本公開的DEMOS晶體管的漏極延伸部可在單個(gè)注入中用現(xiàn)有的ESD注入步驟同時(shí)被形成，以形成靜電放電(ESD)器件的ESD擴(kuò)散區(qū)或在標(biāo)準(zhǔn)CMOS工藝流程中的電路。
[0095]參照圖8，ESD保護(hù)器件或電路800保護(hù)IC電路(比如上述的電路或存儲單元600)免受在正常操作期間由于靜電荷的積累所生成的或施加到電路的1/0焊盤802的電壓脈沖或尖脈沖的影響。參照圖8，示例性ESD保護(hù)電路包括第一或P型的第一 MOS晶體管804，其具有耦合到IC的Va引腳的源極和耦合到1/0焊盤802且耦合到第二或N型的第二 MOS晶體管806的漏極。第二 MOS晶體管806包括被耦合到1/0焊盤802的漏極和被耦合到IC的Vss引腳的源極。在第二 MOS晶體管806下面的深P型ESD注入808降低了晶體管的漏極結(jié)擊穿電壓。當(dāng)相對于Vss為正的ESD脈沖被施加到1/0焊盤802時(shí)，漏極結(jié)擊穿比電路中的其他器件早，觸發(fā)了與第二 MOS晶體管關(guān)聯(lián)的寄生的體雙極性晶體管810，提供了通過許多晶體管到Vss的電流通路812。
[0096]現(xiàn)在將參照圖9以及圖10A到圖10D詳細(xì)描述使用現(xiàn)有的ESD注入來制造具有多阱和/或分離溝道架構(gòu)的DEMOS晶體管的方法的實(shí)施例。圖9是示出了用于在CMOS工藝流程中使用現(xiàn)有的ESD注入步驟來制造包括NVM晶體管、在ESD電路中的MOS晶體管和DEMOS晶體管的電路的方法的實(shí)施例的流程圖。圖10A到圖10D是示出了通過圖9的流程圖的方法所形成的電路或存儲單元1000的一部分的橫截面圖的框圖。
[0097]參照圖9和圖1OA，該過程開始于在晶圓或襯底1004中形成許多隔離結(jié)構(gòu)1002 (步驟902)。隔離結(jié)構(gòu)1002將在襯底的NVM區(qū)1006中正形成的NVM晶體管與在一個(gè)或多個(gè)鄰接MOS區(qū)1008和1010中正形成的DEMOS晶體管和ESD晶體管隔離。墊氧化層1014在NVM區(qū)1006以及MOS區(qū)1008和1010 二者中的襯底1004的表面1016之上形成。
[0098]再次參照圖9和圖10B，摻雜物然后通過墊氧化層1014被注入到襯底1004中以形成輕摻雜的深阱(DWELL 1018)、用與DWELL相同類型的摻雜物摻雜的更重?fù)诫s的阱(WELL1020)以及將在NVM區(qū)1006以及MOS區(qū)1008和1010中形成的NVM晶體管、DEMOS晶體管和ESD晶體管的溝道 1022、1024a、1024b 和 1025(步驟904)。
[0099 ] 接下來，參照圖9和圖1OB，硬膜被沉積和圖案化以暴露NVM區(qū)1006中的襯底1004的表面1016，NVM區(qū)中的墊氧化層1014被去除并且硬膜被去除(步驟906)。硬膜和墊氧化層1016的沉積、圖案化和去除以與結(jié)合以上步驟506描述的相同的方式被完成。
[0100]許多介電或0N0層在襯底1004的表面1016之上被形成或沉積，硬膜在介電層上或覆在介電層上形成，并且介電層被蝕刻以形成在NVM區(qū)1006中形成的NVM晶體管的0N0堆疊(步驟908)。介電層的沉積和圖案化去除以與上述結(jié)合步驟508描述的基本上相同的方式被完成。
[0101]接下來，參照圖9和圖10C，柵氧化層或GOX預(yù)清洗被執(zhí)行，并且柵氧化層1030、1038和1039被形成以用于將在MOS區(qū)1008和1010中形成的NVM晶體管、DEMOS晶體管和ESD晶體管(步驟910) AOX預(yù)清洗以及柵氧化層1038和1039的沉積和圖案化以與上述結(jié)合步驟510描述的相同的方式被完成。
[0102]柵極層被沉積和圖案化以同時(shí)形成用于NVM晶體管、DEMOS晶體管和ESD晶體管的柵極1040(步驟912)。柵氧化層1040的沉積和圖案化以與上述結(jié)合步驟512描述的相同的方式被完成。
[0103]再次參照圖9和圖10C，圖案化的掩模(未示出)被形成，并且源極和漏極(S/D)注入被進(jìn)行以形成用于DEMOS晶體管1050、ESD晶體管1051和NVM晶體管1052的源極和漏極(S/D)區(qū) 1054(步驟 914)。
[0104]再次參照圖9和圖10D，根據(jù)本公開，漏極延伸部1042形成在MOS區(qū)1008中，鄰近其處用于DEMOS晶體管的漏極和ESD晶體管的ESD擴(kuò)散區(qū)1043將通過將合適的摻雜物種類的離子1044注入或擴(kuò)散到合適的濃度和合適的深度而同時(shí)形成(步驟914)。例如，漏極延伸部1042和ESD擴(kuò)散區(qū)1043可以通過以約40到約10keV的能量注入硼離子(B+)離子1044到約1E13到約lE14/cm2的濃度形成。在一些實(shí)施例中，比如示出的，漏極延伸部可以相對于襯底1004的表面1016成角度地注入，以這樣的方式使得漏極延伸部1042與DEMOS的柵極堆疊1038/1040重疊。對于重疊合適的距離或長度包括從約20到約80nm。
[0105]標(biāo)準(zhǔn)或基線CMOS工藝流程然后繼續(xù)以基本上完成DEMOS晶體管、ESD晶體管和NVM晶體管的前端制造(步驟918KS/D注入和沉積以及基線CMOS工藝流程的完成以與上述結(jié)合步驟518和520描述的相同的方式被完成。
[0106]雖然結(jié)合該實(shí)施例未示出或描述，但可以理解，該方法還可以包括如以上結(jié)合步驟514和516所描述的形成在DEMOS晶體管1050、ESD晶體管1051和NVM晶體管1052的源極和溝道之間的LDD區(qū)以及在NVM晶體管的漏極和溝道之間的第二漏極延伸部。
[0107]因此，已經(jīng)描述了漏極延伸的金屬氧化物半導(dǎo)體(DEMOS)晶體管及其制造方式的實(shí)施例。盡管本公開已參照特定示例性實(shí)施例來描述，但明顯的是，可以對這些實(shí)施例作出各種修改和改變而不背離本公開的廣義精神和范圍。因此，說明書和附圖應(yīng)被視為是例證性的，而不是限制性的。
[0108]本公開的摘要被提供以遵守37C.F.R.§1.72(b)，其要求摘要將允許讀者快速確定本技術(shù)公開的一個(gè)或多個(gè)實(shí)施例的性質(zhì)。它不會被用來解釋或限制權(quán)利要求的范圍或含義，它是按照這個(gè)理解提交的。另外，在前述的詳細(xì)描述中，可以看出，出于簡化本公開的目的，在單個(gè)實(shí)施例中各種特征被分組在一起。本公開的該方法并非被解釋為反映所要求保護(hù)的實(shí)施例需要比明確地記載在每個(gè)權(quán)利要求中的特征更多的特征的意圖。相反，如以下權(quán)利要求所反映的，發(fā)明主題依賴于比單個(gè)公開實(shí)施例的所有特征更少的特征。因此，下面的權(quán)利要求以此方式并入詳細(xì)描述，其中每一條權(quán)利要求以其自身作為單獨(dú)的實(shí)施例。
[0109]說明書中對一個(gè)實(shí)施例或?qū)嵤├囊靡鉃榻Y(jié)合實(shí)施例描述的特定的特征、結(jié)構(gòu)或特性被包括在電路或方法的至少一個(gè)實(shí)施例中。在說明書中各個(gè)地方出現(xiàn)的短語一個(gè)實(shí)施例不一定都指代相同的實(shí)施例。
【主權(quán)項(xiàng)】
1.一種漏極延伸的金屬氧化物半導(dǎo)體(DEMOS)器件，其包括第一溝道、柵極、第二溝道和漏極延伸部，其中所述第二溝道被分成第一部分和第二部分，并且其中所述第二溝道的所述第一部分在所述柵極下面終止并且遠(yuǎn)離所述漏極延伸部被隔開。2.如權(quán)利要求1所述的DEMOS器件，其中，在所述第二溝道的所述第二部分中的摻雜度高于在所述第二溝道的所述第一部分中的摻雜度。3.如權(quán)利要求2所述的DEMOS器件，其中，所述器件的漏結(jié)形成在所述第一溝道和所述第二溝道的所述第二部分之間。4.如權(quán)利要求3所述的DEMOS器件，其中，在所述第二溝道的所述第二部分中的摻雜度使得所述漏結(jié)的擊穿電壓高于9V。5.如權(quán)利要求2所述的DEMOS器件，其中，所述漏極延伸部至少部分地在所述柵極下面并且在所述第二溝道的所述第二部分內(nèi)。6.如權(quán)利要求1所述的DEMOS器件，其中，所述器件是P型MOS(DEPMOS)器件，并且所述第一溝道在N型阱(NWELL)中，以及所述第二溝道在深NNWELL(DNWELL)中。7.如權(quán)利要求1所述的DEMOS器件，其中，所述器件被用來編程或擦除閃存存儲器中的一個(gè)或多個(gè)單元。8.如權(quán)利要求1所述的DEMOS器件，其中，在所述第二溝道中的摻雜度低于在所述第一溝道中的摻雜度。9.如權(quán)利要求1所述的DEMOS器件，其中，所述漏極延伸部和包括所述第一溝道和第二溝道的MOS溝道區(qū)在單個(gè)的閾值電壓(Vt)注入中同時(shí)形成，并且包括相同的導(dǎo)電類型和濃度的摻雜物。10.—種漏極延伸的金屬氧化物半導(dǎo)體(DEMOS)器件，包括: 第一導(dǎo)電類型的阱，其在第二導(dǎo)電類型的襯底中的所述第一導(dǎo)電類型的深阱中； 溝道，其放置在襯底上的柵極堆疊的下面，在所述阱中的源極和在所述深阱中的漏極通過所述溝道電耦合，所述溝道至少包括在所述阱中的第一溝道和在所述深阱中的第二溝道；以及 漏極延伸部，所述漏極通過所述漏極延伸部電連接到所述溝道。11.如權(quán)利要求10所述的DEMOS器件，其中，所述漏極延伸部延伸到所述柵極堆疊的下面的所述溝道的所述第二溝道中。12.如權(quán)利要求11所述的DEMOS器件，其中，所述第二溝道包括在所述第一溝道和所述漏極延伸部之間的第一部分，以及在所述柵極堆疊的下面的所述漏極延伸部中的第二部分。13.如權(quán)利要求11所述的DEMOS器件，其中，所述漏極延伸部從所述漏極延伸到所述柵極堆疊，而沒有延伸到所述柵極堆疊的下面的所述溝道的所述第二溝道中。14.如權(quán)利要求10所述的DEMOS器件，其中，在所述襯底的表面處的所述阱和所述深阱之間的交界面與所述柵極堆疊的邊緣一致，并且其中，在所述柵極堆疊下面的所述溝道僅包括在所述阱中的所述第一溝道。15.如權(quán)利要求14所述的DEMOS器件，其中，所述漏極延伸部延伸到所述柵極堆疊的下面的所述溝道的所述第一溝道中。16.如權(quán)利要求14所述的DEMOS器件，其中，所述漏極延伸部從所述漏極延伸到所述柵極堆疊的邊緣，而沒有延伸到所述柵極堆疊的下面的所述溝道的所述第一溝道中。17.如權(quán)利要求14所述的DEMOS器件，其中，所述第一導(dǎo)電類型是N型導(dǎo)電性，以在P型襯底中形成N阱和深N阱以形成DEPMOS器件。18.如權(quán)利要求14所述的DEMOS器件，其中，所述漏極延伸部具有低于所述漏極的摻雜濃度以在所述器件的漏結(jié)的反向偏壓期間實(shí)現(xiàn)耗盡，從而提高其擊穿電壓。19.一種形成在半導(dǎo)體襯底中的電路，所述電路包括: 至少一個(gè)漏極延伸的金屬氧化物半導(dǎo)體(DEMOS)器件，包括: 第一摻雜類型的阱，其在第二摻雜類型的襯底中的所述第一摻雜類型的深阱中； 溝道，其在所述襯底上的柵極堆疊的下面，所述阱中的源極和所述深阱中的漏極通過所述溝道電耦合，所述溝道至少包括所述阱中的第一溝道;以及 漏極延伸部，其位于所述溝道和所述漏極之間，所述漏極通過所述漏極延伸部電連接到所述溝道；以及 ESD保護(hù)電路，其包括ESD擴(kuò)散區(qū)，所述ESD擴(kuò)散區(qū)鄰近所述ESD保護(hù)電路中的MOS晶體管的源極或漏極擴(kuò)散區(qū)形成在所述襯底中； 其中，所述漏極延伸部和所述ESD擴(kuò)散區(qū)在單個(gè)ESD注入步驟中同時(shí)形成，并且包括相同的導(dǎo)電類型和濃度的摻雜物。20.如權(quán)利要求19所述的電路，其中，所述DEMOS器件還包括所述柵極堆疊下面的所述深阱中的所述溝道的第二溝道。
【文檔編號】H01L29/10GK105830214SQ201580003146
【公開日】2016年8月3日
【申請日】2015年1月7日
【發(fā)明人】范卡特拉曼·普拉哈卡, 伊葛·葛茲尼索夫
【申請人】賽普拉斯半導(dǎo)體公司