一種sram單元、半導體器件和電子裝置的制造方法
【專利摘要】本發(fā)明提供一種SRAM單元、半導體器件和電子裝置，涉及半導體技術領域。該SRAM單元包括第一PMOS晶體管、第二PMOS晶體管、第三PMOS晶體管及第一NMOS晶體管、第二NMOS晶體管、第三NMOS晶體管、第四NMOS晶體管和第五NMOS晶體管；其中，第三PMOS晶體管的源極與第二PMOS晶體管的源極相連并連接至電源電壓Vdd，漏極與第一PMOS晶體管的源極相連，柵極與第三NMOS晶體管的柵極相連并連接至字線；第五NMOS晶體管的源極與第二NMOS晶體管的源極相連并連接至電源電壓Vss，漏極與第一NMOS晶體管的源極相連，柵極與另一字線相連。該SRAM單元由于包括第三PMOS晶體管和第五NMOS晶體管，因此具有更好的寫能力。該半導體器件包括上述SRAM單元，同樣具有上述優(yōu)點。該電子裝置包括上述半導體器件，同樣具有上述優(yōu)點。
【專利說明】
-種SRAM單元、半導體器件和電子裝置
技術領域
[0001] 本發(fā)明設及半導體技術領域，具體而言設及一種SRAM單元、半導體器件和電子裝 置。
【背景技術】
[0002] 隨著W電子通訊技術為代表的現(xiàn)代高科技產(chǎn)業(yè)的不斷發(fā)展，世界集成電路產(chǎn)業(yè)總 產(chǎn)值W每年超過30%的速度發(fā)展，靜態(tài)隨機存儲器（SRAM)作為一種重要的存儲器件被廣 泛應用于數(shù)字與通訊電路設計中。SRAM是邏輯電路中一種重要部件，其因為具有功耗小，讀 取速度高等優(yōu)點而廣泛應用于數(shù)據(jù)的存儲。
[0003] 現(xiàn)有的一種6T型SRAM單元的電路結構如圖1所示，包括6個罐型（Fin)晶體管， 即第一 PMOS晶體管PU第二PMOS晶體管P2、第一 NMOS晶體管Nl、第二NMOS晶體管N2、第 S NMOS晶體管N3、第四NMOS晶體管M。其中，第一 PMOS晶體管Pl與第一 NMOS晶體管Nl 構成第一 CMOS晶體管101 (即，第一 PMOS晶體管Pl的漏極與第一 NMOS晶體管Nl的漏極 相連，第一 PMOS晶體管Pl的柵極與第一 NMOS晶體管Nl的柵極相連），第二PMOS晶體管 P2與第二NMOS晶體管N2構成第二CMOS晶體管102 (即，第二PMOS晶體管P2的漏極與第 二NMOS晶體管N2的漏極相連，第二PMOS晶體管P2的柵極與第二NMOS晶體管N2的柵極相 連）。第一 CMOS晶體管101的輸入端與第二CMOS晶體管102的輸出端相連，第一 CMOS晶 體管101的輸出端與第二CMOS晶體管102的輸入端相連；第一 PMOS晶體管Pl的源極和第 二PMOS晶體管P2的源極均連接至電源電壓Vdd,第一 NMOS晶體管Nl的源極與第二NMOS 晶體管N2的源極均連接至電源電壓Vss。
[0004] 其中，第S NMOS晶體管N3的源極與位線化相連，漏極與第一 PMOS晶體管Pl的 漏極相連，柵極與字線WL相連。第四NMOS晶體管M的源極與第二PMOS晶體管的漏極相 連，柵極與字線WL相連，漏極與另一位線品;相連。 陽0化]在上述的SRAM單元的電路結構中，Pl和P2為上拉晶體管（PU)，Nl和N2為下拉 晶體管，N3和M為傳輸口晶體管（PG)。其中PU、PD和PG的數(shù)量比為1:1:1。在該SRAM 單元中，由于丫比率（丫 ratio)為PG/PU= 1，因而導致差的寫余量。而在根據(jù)采用平面結 構的晶體管的SRAM單元的數(shù)據(jù)，丫比率應不低于1.5。也就是說，現(xiàn)有的上述結構的SRAM 單元因丫比率比較低而存在寫能力比較差的問題。
[0006] 現(xiàn)有的一些用于改善a比率、0比率或丫比率的方法及其存在的問題如下：（1) 通過選擇罐型晶體管的數(shù)量來改善a比率、0比率或丫比率，例如將PU、PD和PG的數(shù)量 比設定為1:2:1或1:2:2或1:2:3等。然而，該方法會造成面積浪費，并且會導致在Vss端 的保持穩(wěn)定性化old St油ility)的損失，a比率（PU/PDK1。似通過優(yōu)化PU、PD和PG =種器件來改善a比率、0比率或丫比率。然而，該方法會使工藝變得非常復雜。（3)通 過為PU、PD和PG S種器件設置不同的注入條件來改善a比率、0比率或丫比率。但是， 該方法將導致邏輯器件無法匹配SRAM器件的目標，造成需要增加更多的掩膜。（4)通過掩 膜或光刻工藝調(diào)整多晶娃的關鍵尺寸從而改善a比率、0比率或丫比率。然而，該方法 會造成光刻工藝的工藝窗口損失。
[0007] 由此可見，現(xiàn)有的上述結構的SRAM單元因丫比率比較低而存在寫能力比較差的 問題，而現(xiàn)有的各種方法均無法有效解決上述問題。因此，為解決上述技術問題，有必要提 出一種新的SRAM單元，W提高SRAM單元的寫能力。

【發(fā)明內(nèi)容】

[000引針對現(xiàn)有技術的不足，本發(fā)明提出一種SRAM單元、半導體器件和電子裝置，可W 使SRAM單元具有良好的寫能力。
[0009] 本發(fā)明的一個實施例提供一種SRAM單元，其包括第一 PMOS晶體管、第二PMOS晶 體管、第=PMOS晶體管W及第一 NMOS晶體管、第二NMOS晶體管、第=NMOS晶體管、第四 NMOS晶體管和第五NMOS晶體管，其中，
[0010] 所述第一 PMOS晶體管與所述第一 NMOS晶體管構成第一 CMOS晶體管，所述第二 PMOS晶體管與所述第二NMOS晶體管構成第二CMOS晶體管，其中所述第一 CMOS晶體管的 輸入端與所述第二CMOS晶體管的輸出端相連，所述第一 CMOS晶體管的輸出端與所述第二 CMOS晶體管的輸入端相連； W11] 所述第SPMOS晶體管的源極與所述第二PMOS晶體管的源極相連并連接至電源電 壓Vdd,所述第SPMOS晶體管的漏極與所述第一 PMOS晶體管的源極相連，所述第SPMOS晶 體管的柵極與所述第=NMOS晶體管的柵極相連并連接至字線；
[0012] 所述第=NMOS晶體管的源極與位線相連，所述第=NMOS晶體管的漏極與所述第 一 PMOS晶體管的漏極相連；
[0013] 所述第四NMOS晶體管的源極與所述第二PMOS晶體管的漏極相連，所述第四NMOS 晶體管的柵極與字線相連，所述第四NMOS晶體管的漏極與另一位線相連；
[0014] 所述第五NMOS晶體管的源極與所述第二NMOS晶體管的源極相連并連接至電源電 壓Vss,所述第五NMOS晶體管的漏極與所述第一 NMOS晶體管的源極相連，所述第五NMOS晶 體管的柵極與另一字線相連。 陽01引可選地，所述第一 PMOS晶體管、第二PMOS晶體管、第立PMOS晶體管、第一 NMOS晶 體管、第二NMOS晶體管、第=NMOS晶體管、第四NMOS晶體管和第五NMOS晶體管為罐型場 效應晶體管。
[0016] 可選地，在所述第一CMOS晶體管中，所述第一PMOS晶體管的漏極與所述第一NMOS 晶體管的漏極相連，所述第一 PMOS晶體管的柵極與所述第一 NMOS晶體管的柵極相連。 陽017] 可選地，在所述第二CMOS晶體管中，所述第二PMOS晶體管的漏極與所述第二NMOS 晶體管的漏極相連，所述第二PMOS晶體管的柵極與所述第二NMOS晶體管的柵極相連。
[0018] 本發(fā)明的另一個實施例提供一種半導體器件，其包括SRAM單元，其中所述SRAM單 元包括第一 PMOS晶體管、第二PMOS晶體管、第=PMOS晶體管W及第一 NMOS晶體管、第二 NMOS晶體管、第立NMOS晶體管、第四NMOS晶體管和第五NMOS晶體管，其中，
[0019] 所述第一 PMOS晶體管與所述第一 NMOS晶體管構成第一 CMOS晶體管，所述第二 PMOS晶體管與所述第二NMOS晶體管構成第二CMOS晶體管，其中所述第一 CMOS晶體管的 輸入端與所述第二CMOS晶體管的輸出端相連，所述第一 CMOS晶體管的輸出端與所述第二 CMOS晶體管的輸入端相連；
[0020] 所述第=PMOS晶體管的源極與所述第二PMOS晶體管的源極相連并連接至電源電 壓Vdd,所述第SPMOS晶體管的漏極與所述第一 PMOS晶體管的源極相連，所述第SPMOS晶 體管的柵極與所述第=NMOS晶體管的柵極相連并連接至字線；
[0021] 所述第=NMOS晶體管的源極與位線相連，所述第=NMOS晶體管的漏極與所述第 一 PMOS晶體管的漏極相連；
[0022] 所述第四NMOS晶體管的源極與所述第二PMOS晶體管的漏極相連，所述第四NMOS 晶體管的柵極與字線相連，所述第四NMOS晶體管的漏極與另一位線相連；
[0023] 所述第五NMOS晶體管的源極與所述第二NMOS晶體管的源極相連并連接至電源電 壓Vss,所述第五NMOS晶體管的漏極與所述第一 NMOS晶體管的源極相連，所述第五NMOS晶 體管的柵極與另一字線相連。
[0024] 可選地，所述第一 PMOS晶體管、第二PMOS晶體管、第立PMOS晶體管、第一 NMOS晶 體管、第二NMOS晶體管、第立NMOS晶體管、第四NMOS晶體管和第五NMOS晶體管為罐型場 效應晶體管。
[00巧]可選地，在所述第一 CMOS晶體管中，所述第一 PMOS晶體管的漏極與所述第一 NMOS 晶體管的漏極相連，所述第一 PMOS晶體管的柵極與所述第一 NMOS晶體管的柵極相連。 [00%] 可選地，在所述第二CMOS晶體管中，所述第二PMOS晶體管的漏極與所述第二NMOS 晶體管的漏極相連，所述第二PMOS晶體管的柵極與所述第二NMOS晶體管的柵極相連。
[0027] 本發(fā)明的再一個實施例提供一種電子裝置，其包括半導體器件W及與所述半導體 器件相連的電子組件，其中所述半導體器件包括SRAM單元，所述SRAM單元包括第一 PMOS 晶體管、第二PMOS晶體管、第=PMOS晶體管W及第一 NMOS晶體管、第二NMOS晶體管、第= NMOS晶體管、第四NMOS晶體管和第五NMOS晶體管；其中，
[0028] 所述第一 PMOS晶體管與所述第一 NMOS晶體管構成第一 CMOS晶體管，所述第二 PMOS晶體管與所述第二NMOS晶體管構成第二CMOS晶體管，其中所述第一 CMOS晶體管的 輸入端與所述第二CMOS晶體管的輸出端相連，所述第一 CMOS晶體管的輸出端與所述第二 CMOS晶體管的輸入端相連；
[0029] 所述第=PMOS晶體管的源極與所述第二PMOS晶體管的源極相連并連接至電源電 壓Vdd,所述第SPMOS晶體管的漏極與所述第一 PMOS晶體管的源極相連，所述第SPMOS晶 體管的柵極與所述第=NMOS晶體管的柵極相連并連接至字線；
[0030] 所述第=NMOS晶體管的源極與位線相連，所述第=NMOS晶體管的漏極與所述第 一 PMOS晶體管的漏極相連；
[0031] 所述第四NMOS晶體管的源極與所述第二PMOS晶體管的漏極相連，所述第四NMOS 晶體管的柵極與字線相連，所述第四NMOS晶體管的漏極與另一位線相連；
[0032] 所述第五NMOS晶體管的源極與所述第二NMOS晶體管的源極相連并連接至電源電 壓Vss,所述第五NMOS晶體管的漏極與所述第一 NMOS晶體管的源極相連，所述第五NMOS晶 體管的柵極與另一字線相連。 陽03引可選地，所述第一 PMOS晶體管、第二PMOS晶體管、第立PMOS晶體管、第一 NMOS晶 體管、第二NMOS晶體管、第=NMOS晶體管、第四NMOS晶體管和第五NMOS晶體管為罐型場 效應晶體管。
[0034] 本發(fā)明的SRAM單元，由于包括設置于電源電壓Vdd與第一 PMOS晶體管之間的第 S PMOS晶體管和設置于電源電壓Vss與第一 NMOS晶體管之間的第五NMOS晶體管，因此可 W在保證讀能力的情況下，具有更好的寫能力。本發(fā)明的半導體器件包括上述的SRAM單 元，因而同樣具有上述優(yōu)點。本發(fā)明的電子裝置包括上述的半導體器件，因而同樣具有上述 優(yōu)點。
【附圖說明】
[0035] 本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā) 明的實施例及其描述，用來解釋本發(fā)明的原理。
[0036] 附圖中：
[0037] 圖1為現(xiàn)有的一種SRAM單元的電路結構的示意圖；
[0038] 圖2為本發(fā)明的一個實施例的一種SRAM單元的電路結構的示意圖。
【具體實施方式】
[0039] 在下文的描述中，給出了大量具體的細節(jié)W便提供對本發(fā)明更為徹底的理解。然 而，對于本領域技術人員而言顯而易見的是，本發(fā)明可W無需一個或多個運些細節(jié)而得W 實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進 行描述。
[0040] 應當理解的是，本發(fā)明能夠W不同形式實施，而不應當解釋為局限于運里提出的 實施例。相反地，提供運些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給 本領域技術人員。
[0041] 在此使用的術語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使 用時，單數(shù)形式的"一"、"一個"和"所述/該"也意圖包括復數(shù)形式，除非上下文清楚指出 另外的方式。還應明白術語"組成"和/或"包括"，當在該說明書中使用時，確定所述特征、 整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操 作、元件、部件和/或組的存在或添加。在此使用時，術語"和/或"包括相關所列項目的任 何及所有組合。
[0042] 為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟W及詳細的結構，W便 闡釋本發(fā)明的技術方案。本發(fā)明的較佳實施例詳細描述如下，然而除了運些詳細描述外，本 發(fā)明還可W具有其他實施方式。
[0043] 下面，參照圖2來具體描述本發(fā)明的一個實施例的SRAM單元。其中，圖2為本發(fā) 明的一個實施例的一種SRAM單元的電路結構的示意圖。
[0044] 示例性地，如圖2所示，本發(fā)明實施例的SRAM單元的結構包括8個晶體管，即第一 PMOS晶體管PU第二PMOS晶體管P2、第一 NMOS晶體管Nl、第二NMOS晶體管N2、第S NMOS 晶體管N3、第四NMOS晶體管M W及第S PMOS晶體管P3和第五NMOS晶體管N5。 W45] 如圖2所示，該8個晶體管的具體連接關系如下：
[0046] 第一 PMOS晶體管Pl與第一 NMOS晶體管Nl構成第一 CMOS晶體管101，具體地，第 一 PMOS晶體管Pl的漏極與第一 NMOS晶體管Nl的漏極相連，第一 PMOS晶體管Pl的柵極 與第一 NMOS晶體管Nl的柵極相連。第二PMOS晶體管P2與第二NMOS晶體管N2構成第二 CMOS晶體管102,具體地，第二PMOS晶體管P2的漏極與第二NMOS晶體管N2的漏極相連， 第二PMOS晶體管P2的柵極與第二NMOS晶體管N2的柵極相連。第一 CMOS晶體管101的 輸入端與第二CMOS晶體管102的輸出端相連，第一 CMOS晶體管101的輸出端與第二CMOS 晶體管102的輸入端相連。
[0047] 第S PMOS晶體管P3的源極和第二PMOS晶體管P2的源極相連并連接至電源電壓 Vdd,第S PMOS晶體管P3的漏極與第一 PMOS晶體管Pl的源極相連，第S PMOS晶體管P3 的柵極與第S NMOS晶體管的柵極相連并連接至字線WL。 W48] 第；NMOS晶體管N3的源極與位線化相連，漏極與第一 PMOS晶體管Pl的漏極相 連。
[0049] 第四NMOS晶體管M的源極與第二PMOS晶體管的漏極相連，柵極與字線WL(RWL) 相連，漏極與另一位線品;相連。
[0050] 第五NMOS晶體管N5的源極與第二NMOS晶體管N2的源極相連并連接至電源電壓 Vss,第五NMOS晶體管N5的漏極與第一 NMOS晶體管Nl的源極相連，第五NMOS晶體管N5 的柵極與另一字線WLB相連。
[0051] 在本實施例中，相連均指電性連接。在一個具體實例中，該8個晶體管均為罐型 (Fin)場效應晶體管。
[0052] 本發(fā)明實施例的上述SRAM單元為8T型SRAM單元。其中，晶體管Pl和P2為上拉 晶體管（PU)，晶體管Nl和N2為下拉晶體管，晶體管N3和M為傳輸口晶體管（PG)。與現(xiàn) 有技術中的SRAM單元（圖1)相比，本實施例的SRAM單元在電源電壓Vdd與第一 PMOS晶 體管Pl之間增加設置了第S PMOS晶體管P3,在電源電壓Vss與第一 NMOS晶體管Nl之間 增加設置了第五NMOS晶體管N5。并且，由于第五NMOS晶體管N5的柵極與另一字線WLB相 連，因此需要在SRAM單元的周邊區(qū)域增加設置字線WLB。關于其他位線和字線W及它們與 除P3和N5之外的其他各晶體管的連接關系，可W參照各種現(xiàn)有技術（例如圖1所示的現(xiàn) 有技術）來實現(xiàn)，此處并不進行限定。 陽化引在本發(fā)明實施例的SRAM單元中，PU、PD和PG的數(shù)量比仍為1:1: 1，因而與現(xiàn)有的 SRAM單元相比，具有相同的在低Vss的保持穩(wěn)定性化old St油ility)。由于增加了第S PMOS晶體管P3和第五NMOS晶體管N5,因此本實施例的SRAM單元的面積相對現(xiàn)有技術有 所增大，其面積比現(xiàn)有的PU、PD和PG的數(shù)量比為1:1:1的SRAM單元增加大約3 %但與PU、 PD和PG的數(shù)量比為1:2:2的SRAM單元的面積相近。
[0054] 下面，參照圖2,對本發(fā)明的該實施例的SRAM單元的工作情況簡介如下： 陽化5] 1.寫循環(huán)（Write切cle)
[0056] 假定節(jié)點 1 (Nodel)為 1、節(jié)點 2 (Node2)為 0 :
[0057] 當字線WL的電壓為1時，P3關閉；當另一字線WLB的電壓為0時，N5關閉； 陽05引此時沒有電流從電源電壓Vdd經(jīng)過P3和Pl至節(jié)點1。丫比率（PG/PU)趨近-^ 而節(jié)點1很快被驅(qū)動至電壓為0。
[0059]假定節(jié)點 1 (Nodel)為 0、節(jié)點 2 (Node2)為 1 : W60] 當字線WL的電壓為1時，P3關閉；當另一字線WLB的電壓為1時，N5打開；
[0061] 此時沒有電流從節(jié)點1經(jīng)過Nl和N5至電源電壓Vss,而節(jié)點1很快被驅(qū)動至電壓 為0。
[0062] 顯然，相對于現(xiàn)有技術，本發(fā)明實施例的SRAM單元的寫能力得到了提高。
[0063] 2.讀循環(huán)巧ead Cycle) W64] 關于節(jié)點2,對于從Vdd到位線的壓降：在存在壓降的情況下，節(jié)點2的電壓為 0 ;在沒有壓降時，節(jié)點2的電壓為1。 陽0化]對于節(jié)點1，當作為傳輸口晶體管開啟時沒有電流。
[0066] 也就是說，本實施例的SRAM單元的讀余量巧ead margin)與現(xiàn)有技術中的6T型 SRAM相同。
[0067] 由此可見，本發(fā)明實施例的SRAM單元，通過在電源電壓Vdd與第一 PMOS晶體管Pl 之間增加設置第=PMOS晶體管P3,在電源電壓Vss與第一 NMOS晶體管Nl之間增加設置第 五NMOS晶體管N5,可W在保證SRAM單元的讀能力的情況下，提高SRAM單元的寫能力。
[0068] 本發(fā)明的又一個實施例提供一種半導體器件，包括如上所述的SRAM單元。其中， 該半導體器件可W為SRAM存儲器，也可W為包括SRAM存儲器的其他器件，在此并不進行限 定。 W例示例性地，所述SRAM單元包括第一 PMOS晶體管、第二PMOS晶體管、第S PMOS晶 體管W及第一 NMOS晶體管、第二NMOS晶體管、第=NMOS晶體管、第四NMOS晶體管和第五 NMOS晶體管，其中，
[0070] 所述第一 PMOS晶體管與所述第一 NMOS晶體管構成第一 CMOS晶體管，所述第二 PMOS晶體管與所述第二NMOS晶體管構成第二CMOS晶體管，其中所述第一 CMOS晶體管的 輸入端與所述第二CMOS晶體管的輸出端相連，所述第一 CMOS晶體管的輸出端與所述第二 CMOS晶體管的輸入端相連；
[0071] 所述第SPMOS晶體管的源極與所述第二PMOS晶體管的源極相連并連接至電源電 壓Vdd,所述第SPMOS晶體管的漏極與所述第一 PMOS晶體管的源極相連，所述第SPMOS晶 體管的柵極與所述第=NMOS晶體管的柵極相連并連接至字線；
[0072] 所述第=NMOS晶體管的源極與位線相連，所述第=NMOS晶體管的漏極與所述第 一 PMOS晶體管的漏極相連；
[0073] 所述第四NMOS晶體管的源極與所述第二PMOS晶體管的漏極相連，所述第四NMOS 晶體管的柵極與字線相連，所述第四NMOS晶體管的漏極與另一位線相連；
[0074] 所述第五NMOS晶體管的源極與所述第二NMOS晶體管的源極相連并連接至電源電 壓Vss,所述第五NMOS晶體管的漏極與所述第一 NMOS晶體管的源極相連，所述第五NMOS晶 體管的柵極與另一字線相連。
[0075] 示例性地，所述第一 PMOS晶體管、第二PMOS晶體管、第S PMOS晶體管、第一 NMOS 晶體管、第二NMOS晶體管、第=NMOS晶體管、第四NMOS晶體管和第五NMOS晶體管為罐型 場效應晶體管。
[0076] 在所述第一 CMOS晶體管中，所述第一 PMOS晶體管的漏極與所述第一 NMOS晶體管 的漏極相連，所述第一 PMOS晶體管的柵極與所述第一 NMOS晶體管的柵極相連。
[0077] 在所述第二CMOS晶體管中，所述第二PMOS晶體管的漏極與所述第二NMOS晶體管 的漏極相連，所述第二PMOS晶體管的柵極與所述第二NMOS晶體管的柵極相連。
[0078] 本發(fā)明實施例的半導體器件，由于使用了上述的SRAM單元，因而同樣具有上述優(yōu) 點。
[0079] 本發(fā)明的再一個實施例提供一種電子裝置，包括半導體器件W及與所述半導體器 件相連的電子組件。其中，該半導體器件為如上所述的半導體器件。該電子組件，可W為分 立器件、集成電路等任何電子組件。
[0080] 示例性地，所述半導體器件包括SRAM單元，其中所述SRAM單元包括第一 PMOS晶 體管、第二PMOS晶體管、第=PMOS晶體管W及第一 NMOS晶體管、第二NMOS晶體管、第= NMOS晶體管、第四NMOS晶體管和第五NMOS晶體管，其中，
[0081] 所述第一 PMOS晶體管與所述第一 NMOS晶體管構成第一 CMOS晶體管，所述第二 PMOS晶體管與所述第二NMOS晶體管構成第二CMOS晶體管，其中所述第一 CMOS晶體管的 輸入端與所述第二CMOS晶體管的輸出端相連，所述第一 CMOS晶體管的輸出端與所述第二 CMOS晶體管的輸入端相連；
[0082] 所述第SPMOS晶體管的源極與所述第二PMOS晶體管的源極相連并連接至電源電 壓Vdd,所述第SPMOS晶體管的漏極與所述第一 PMOS晶體管的源極相連，所述第SPMOS晶 體管的柵極與所述第=NMOS晶體管的柵極相連并連接至字線；
[0083] 所述第=NMOS晶體管的源極與位線相連，所述第=NMOS晶體管的漏極與所述第 一 PMOS晶體管的漏極相連；
[0084] 所述第四NMOS晶體管的源極與所述第二PMOS晶體管的漏極相連，所述第四NMOS 晶體管的柵極與字線相連，所述第四NMOS晶體管的漏極與另一位線相連；
[0085] 所述第五NMOS晶體管的源極與所述第二NMOS晶體管的源極相連并連接至電源電 壓Vss,所述第五NMOS晶體管的漏極與所述第一 NMOS晶體管的源極相連，所述第五NMOS晶 體管的柵極與另一字線相連。
[0086] 示例性地，所述第一 PMOS晶體管、第二PMOS晶體管、第S PMOS晶體管、第一 NMOS 晶體管、第二NMOS晶體管、第=NMOS晶體管、第四NMOS晶體管和第五NMOS晶體管為罐型 場效應晶體管。
[0087] 本實施例的電子裝置，可W是手機、平板電腦、筆記本電腦、上網(wǎng)本、游戲機、電視 機、VCD、DVD、導航儀、照相機、攝像機、錄音筆、MP3、MP4、PSP等任何電子產(chǎn)品或設備，也可 為任何包括上述半導體器件的中間產(chǎn)品。
[0088] 本發(fā)明實施例的電子裝置，由于使用了上述的半導體器件，因而同樣具有上述優(yōu) 點。
[0089] 本發(fā)明已經(jīng)通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于 舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領域技術人 員可W理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可W做出更多種的 變型和修改，運些變型和修改均落在本發(fā)明所要求保護的范圍W內(nèi)。本發(fā)明的保護范圍由 附屬的權利要求書及其等效范圍所界定。
【主權項】
1. 一種SRAM單元，其特征在于，包括第一 PMOS晶體管（PI)、第二PMOS晶體管（P2)、第 三PM0S晶體管（P3)以及第一 NM0S晶體管（N1)、第二NM0S晶體管（N2)、第三NM0S晶體管 (N3)、第四NM0S晶體管（N4)和第五NM0S晶體管（N5)，其中， 所述第一 PMOS晶體管與所述第一 NM0S晶體管構成第一 CMOS晶體管（101)，所述第二 PMOS晶體管與所述第二NM0S晶體管構成第二CMOS晶體管（102)，其中所述第一 CMOS晶體 管的輸入端與所述第二CMOS晶體管的輸出端相連，所述第一 CMOS晶體管的輸出端與所述 第二CMOS晶體管的輸入端相連； 所述第三PMOS晶體管的源極與所述第二PMOS晶體管的源極相連并連接至電源電壓 Vdd，所述第三PMOS晶體管的漏極與所述第一 PMOS晶體管的源極相連，所述第三PMOS晶體 管的柵極與所述第三NM0S晶體管的柵極相連并連接至字線； 所述第三NM0S晶體管的源極與位線相連，所述第三NM0S晶體管的漏極與所述第一 PMOS晶體管的漏極相連； 所述第四NM0S晶體管的源極與所述第二PMOS晶體管的漏極相連，所述第四NM0S晶體 管的柵極與字線相連，所述第四NM0S晶體管的漏極與另一位線相連； 所述第五NM0S晶體管的源極與所述第二NM0S晶體管的源極相連并連接至電源電壓 Vss，所述第五NM0S晶體管的漏極與所述第一 NM0S晶體管的源極相連，所述第五NM0S晶體 管的柵極與另一字線相連。2. 如權利要求1所述的SRAM單元，其特征在于，所述第一 PMOS晶體管、第二PMOS晶 體管、第三PMOS晶體管、第一 NM0S晶體管、第二NM0S晶體管、第三NM0S晶體管、第四NM0S 晶體管和第五NM0S晶體管為鰭型場效應晶體管。3. 如權利要求1所述的SRAM單元，其特征在于，在所述第一 CMOS晶體管中，所述第一 PMOS晶體管的漏極與所述第一 NM0S晶體管的漏極相連，所述第一 PMOS晶體管的柵極與所 述第一 NM0S晶體管的柵極相連。4. 如權利要求1所述的SRAM單元，其特征在于，在所述第二CMOS晶體管中，所述第二 PMOS晶體管的漏極與所述第二NM0S晶體管的漏極相連，所述第二PMOS晶體管的柵極與所 述第二NM0S晶體管的柵極相連。5. -種半導體器件，其特征在于，包括SRAM單元，其中所述SRAM單元包括第一 PMOS 晶體管、第二PMOS晶體管、第三PMOS晶體管以及第一 NM0S晶體管、第二NM0S晶體管、第三 NM0S晶體管、第四NM0S晶體管和第五NM0S晶體管，其中， 所述第一 PMOS晶體管與所述第一 NM0S晶體管構成第一 CMOS晶體管，所述第二PMOS 晶體管與所述第二NM0S晶體管構成第二CMOS晶體管，其中所述第一 CMOS晶體管的輸入端 與所述第二CMOS晶體管的輸出端相連，所述第一 CMOS晶體管的輸出端與所述第二CMOS晶 體管的輸入端相連； 所述第三PMOS晶體管的源極與所述第二PMOS晶體管的源極相連并連接至電源電壓 Vdd，所述第三PMOS晶體管的漏極與所述第一 PMOS晶體管的源極相連，所述第三PMOS晶體 管的柵極與所述第三NM0S晶體管的柵極相連并連接至字線； 所述第三NM0S晶體管的源極與位線相連，所述第三NM0S晶體管的漏極與所述第一 PMOS晶體管的漏極相連； 所述第四NM0S晶體管的源極與所述第二PMOS晶體管的漏極相連，所述第四NM0S晶體 管的柵極與字線相連，所述第四NMOS晶體管的漏極與另一位線相連； 所述第五NM0S晶體管的源極與所述第二NM0S晶體管的源極相連并連接至電源電壓 Vss，所述第五NM0S晶體管的漏極與所述第一 NM0S晶體管的源極相連，所述第五NM0S晶體 管的柵極與另一字線相連。6. 如權利要求5所述的半導體器件，其特征在于，所述第一 PM0S晶體管、第二PM0S晶 體管、第三PM0S晶體管、第一 NM0S晶體管、第二NM0S晶體管、第三NM0S晶體管、第四NM0S 晶體管和第五NM0S晶體管為鰭型場效應晶體管。7. 如權利要求5所述的半導體器件，其特征在于，在所述第一 CMOS晶體管中，所述第一 PM0S晶體管的漏極與所述第一 NM0S晶體管的漏極相連，所述第一 PM0S晶體管的柵極與所 述第一 NM0S晶體管的柵極相連。8. 如權利要求5所述的半導體器件，其特征在于，在所述第二CMOS晶體管中，所述第二 PM0S晶體管的漏極與所述第二NM0S晶體管的漏極相連，所述第二PM0S晶體管的柵極與所 述第二NM0S晶體管的柵極相連。9. 一種電子裝置，其特征在于，包括半導體器件以及與所述半導體器件相連的電子組 件，其中所述半導體器件包括SRAM單元，所述SRAM單元包括第一 PM0S晶體管、第二PM0S 晶體管、第三PM0S晶體管以及第一 NM0S晶體管、第二NM0S晶體管、第三NM0S晶體管、第四 NM0S晶體管和第五NM0S晶體管；其中， 所述第一 PM0S晶體管與所述第一 NM0S晶體管構成第一 CMOS晶體管，所述第二PM0S 晶體管與所述第二NM0S晶體管構成第二CMOS晶體管，其中所述第一 CMOS晶體管的輸入端 與所述第二CMOS晶體管的輸出端相連，所述第一 CMOS晶體管的輸出端與所述第二CMOS晶 體管的輸入端相連； 所述第三PM0S晶體管的源極與所述第二PM0S晶體管的源極相連并連接至電源電壓 Vdd，所述第三PM0S晶體管的漏極與所述第一 PM0S晶體管的源極相連，所述第三PM0S晶體 管的柵極與所述第三NM0S晶體管的柵極相連并連接至字線； 所述第三NM0S晶體管的源極與位線相連，所述第三NM0S晶體管的漏極與所述第一 PM0S晶體管的漏極相連； 所述第四NM0S晶體管的源極與所述第二PM0S晶體管的漏極相連，所述第四NM0S晶體 管的柵極與字線相連，所述第四NM0S晶體管的漏極與另一位線相連； 所述第五NM0S晶體管的源極與所述第二NM0S晶體管的源極相連并連接至電源電壓 Vss，所述第五NM0S晶體管的漏極與所述第一 NM0S晶體管的源極相連，所述第五NM0S晶體 管的柵極與另一字線相連。10. 如權利要求9所述的電子裝置，其特征在于，所述第一 PM0S晶體管、第二PM0S晶 體管、第三PM0S晶體管、第一 NM0S晶體管、第二NM0S晶體管、第三NM0S晶體管、第四NM0S 晶體管和第五NM0S晶體管為鰭型場效應晶體管。
【文檔編號】H01L29/08GK105845679SQ201510018694
【公開日】2016年8月10日
【申請日】2015年1月14日
【發(fā)明人】張弓
【申請人】中芯國際集成電路制造(上海)有限公司