一種多芯片3d封裝結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明公開了一種多芯片3D封裝結(jié)構(gòu)，包括塑封體(40)，該塑封體(40)內(nèi)封裝有框架基島(41)，該框架基島(41)的正面至少貼裝有一個(gè)控制芯片(43)，且所述控制芯片(43)與框架基島(41)之間設(shè)置有絕緣膠(47)；所述框架基島(41)的背面至少貼裝有一個(gè)功率芯片(42)，且所述功率芯片(42)與框架基島(41)之間均勻設(shè)置有多個(gè)銅柱(46)；所述功率芯片(42)的另一面通過(guò)焊料與散熱片貼裝在一起；其中，所述控制芯片(42)上的功能腳位與所述框架基島(41)上的框架腳位相連接。本發(fā)明將使用Flip?chip工藝貼裝功率芯片，避免使用焊線連接，有效降低了大電流回路的內(nèi)阻，提高了電氣效率。
【專利說(shuō)明】
一種多芯片3D封裝結(jié)構(gòu)
技術(shù)領(lǐng)域
[0001 ]本發(fā)明涉及一種多芯片3D封裝結(jié)構(gòu)。
【背景技術(shù)】
[0002]目前，常見的多芯片封裝主要又下面幾種:
[0003]1、多芯片貼裝在同一個(gè)基島上，使用導(dǎo)線將芯片與引腳相連接。如圖1a至圖1d所示:該封裝結(jié)構(gòu)是將多個(gè)芯片使用裝片膠貼裝在同一基島上，通常兩個(gè)芯片分別為功率芯片12和控制芯片13。控制芯片13襯底為低電位，功率芯片12襯底為高電位，兩者襯底電位存在電壓差。功率芯片12襯底上的高電位一般都需要使用導(dǎo)電膠與框架基島粘連，通過(guò)基島引出高電位。此時(shí)控制芯片13就需要采用絕緣膠與基島進(jìn)行電氣隔離。由于絕緣膠的厚度難以控制，并且框架表面鍍層容易出現(xiàn)尖凸導(dǎo)電顆粒，從而使得控制芯片13襯底與框架基島出現(xiàn)漏電的現(xiàn)象，影響產(chǎn)品性能和可靠性。另外，功率芯片12表面使用導(dǎo)線與引腳相連接，大電流回路中存在焊線連接，內(nèi)阻較大，影響電氣效率。
[0004]其主要缺點(diǎn)是:高電位區(qū)域與低電位區(qū)域之間使用絕緣膠隔離，存在漏電風(fēng)險(xiǎn);大電流回路中存在焊線連接，內(nèi)阻較大。
[0005]2、多個(gè)芯片進(jìn)行堆疊封裝，使用導(dǎo)線將芯片與引腳相連接。如圖2a至2c所示:
[0006]該封裝結(jié)構(gòu)是多芯片進(jìn)行堆疊裝片，功率芯片22使用裝片膠貼裝在框架基島21上，再使用絕緣膠將控制芯片23貼裝在功率芯片22上方，再通過(guò)焊線將兩顆芯片進(jìn)行電氣連接，形成堆疊裝片的結(jié)構(gòu)。這種封裝結(jié)構(gòu)必須要求功率芯片22面積足夠大，能夠滿足貼裝控制芯片23大小的要求，并且要求這些面積上不能夠進(jìn)行焊線。由于功率芯片22使用焊線連接，存在較大的焊線內(nèi)阻，使得大電流回路中存在焊線連接，內(nèi)阻較大，影響電氣效率。
[0007]其主要缺點(diǎn)是:大電流回路中存在焊線連接，內(nèi)阻較大；功率芯片面積必須要比控制芯片面積大。
[0008]3、多芯片多基島封裝，使用導(dǎo)線將芯片與引腳相連接。如圖3a至3c所示:
[0009]這種封裝結(jié)構(gòu)是將功率芯片32和控制芯片33分別貼裝在單獨(dú)的框架基島31上，再使用焊線將其連接。這種多基島結(jié)構(gòu)的芯片與框架通常是包封在塑封體內(nèi)部的，從而使得芯片的熱阻較高，散熱效果不佳。其中的功率芯片32使用焊線連接，存在較大的焊線內(nèi)阻，影響電氣效率。
[0010]其主要缺點(diǎn)是:沒(méi)有散熱片，散熱效果不佳;大電流回路中存在焊線連接，內(nèi)阻較大。

【發(fā)明內(nèi)容】

[0011]本發(fā)明目的是針對(duì)現(xiàn)有技術(shù)存在的缺陷提供一種多芯片3D封裝結(jié)構(gòu)。
[0012]本發(fā)明為實(shí)現(xiàn)上述目的，采用的技術(shù)方案如下:一種多芯片3D封裝結(jié)構(gòu)，包括:塑封體40，該塑封體40內(nèi)封裝有框架基島41，該框架基島41的正面至少貼裝有一個(gè)控制芯片43，且所述控制芯片43與框架基島41之間設(shè)置有絕緣膠47;所述框架基島41的背面至少貼裝有一個(gè)功率芯片42，且所述功率芯片42與框架基島41之間均勻設(shè)置有多個(gè)銅柱46;所述功率芯片42的另一面通過(guò)焊料44與散熱片45貼裝在一起。
[0013]本發(fā)明的有益效果:
[0014]1、本發(fā)明將使用Flip-chip工藝貼裝功率芯片，避免使用焊線連接，有效降低了大電流回路的內(nèi)阻，提高了電氣效率。
[0015]2、本發(fā)明采用在框架基島雙面裝片的技術(shù)，充分利用了基島空間，有效節(jié)約框架基島的面積，節(jié)約了材料成本。
[0016]3、本發(fā)明采用在框架基島正反面分布貼裝控制芯片和功率芯片，有效的分離低電位芯片和高電位芯片，解決了高壓絕緣的問(wèn)題。
[0017]4、本發(fā)明采用貼裝散熱片方式并將散熱片裸露在塑封體表面，有效提高了封裝體的散熱性能。
【附圖說(shuō)明】
[0018]圖1a為傳統(tǒng)多芯片同基島封裝結(jié)構(gòu)平面示意圖。
[0019]圖1b為傳統(tǒng)多芯片同基島封裝結(jié)構(gòu)截面示意圖。
[0020]圖1c為傳統(tǒng)多芯片同基島封裝結(jié)構(gòu)的高低電位區(qū)域示意圖。
[0021 ]圖1d為傳統(tǒng)多芯片同基島封裝結(jié)構(gòu)的大電流區(qū)域示意圖。
[0022]圖2a為傳統(tǒng)多芯片堆疊封裝結(jié)構(gòu)平面示意圖。
[0023]圖2b為傳統(tǒng)多芯片堆疊封裝結(jié)構(gòu)截面示意圖。
[0024]圖2c為傳統(tǒng)多芯片堆疊封裝結(jié)構(gòu)的大電流區(qū)域示意圖。
[0025]圖3a為傳統(tǒng)多芯片多基島封裝結(jié)構(gòu)平面示意圖。
[0026]圖3b為傳統(tǒng)多芯片多基島封裝結(jié)構(gòu)截面示意圖。
[0027]圖3c為傳統(tǒng)多芯片多基島封裝結(jié)構(gòu)的大電流區(qū)域示意圖。
[0028]圖4a為本發(fā)明3D封裝結(jié)構(gòu)平面示意圖。
[0029]圖4b為本發(fā)明3D封裝結(jié)構(gòu)截面示意圖。
[0030]圖4c為本發(fā)明3D封裝結(jié)構(gòu)的高低電位區(qū)域示意圖。
[0031]圖4d為本發(fā)明3D封裝結(jié)構(gòu)的大電流區(qū)域示意圖。
[0032]圖4e為本發(fā)明3D封裝結(jié)構(gòu)中散熱片不裸露在塑封體表面時(shí)的封裝示意圖。
[0033]圖4f為本發(fā)明3D封裝結(jié)構(gòu)采用多個(gè)功率芯片封裝示意圖。
[0034]圖4g為本發(fā)明3D封裝結(jié)構(gòu)采用多個(gè)控制芯片封裝示意圖。
【具體實(shí)施方式】
[0035]圖4a、圖4b所示，公開了一種多芯片3D封裝結(jié)構(gòu)，該結(jié)構(gòu)實(shí)現(xiàn)的工藝將Bumping工藝、Flip-chip工藝、Clip工藝、裝片膠工藝和焊線工藝相結(jié)合，將多芯片貼裝在框架基島的兩側(cè)，最終得到一種新的3D封裝結(jié)構(gòu)。
[0036]上述工藝得到的3D封裝結(jié)構(gòu)，具體包括:塑封體40，該塑封體40內(nèi)封裝有框架基島41，該框架基島41的正面至少貼裝有一個(gè)控制芯片43，且所述控制芯片43與框架基島41之間設(shè)置有絕緣膠47;所述框架基島41的背面至少貼裝有一個(gè)功率芯片42，且所述功率芯片42與框架基島41之間均勻設(shè)置有多個(gè)銅柱46;所述功率芯片42的另一面通過(guò)焊料44與散熱片45貼裝在一起。其中，為使得封裝結(jié)構(gòu)更加緊湊，所述控制芯片42上的功能腳位最好與所述框架基島41上的框架腳位相連接。
[0037]該工藝具體包括如下步驟:
[0038]a)使用Bumping工藝在功率芯片的正面生長(zhǎng)多個(gè)銅柱；
[0039]b)使用Flip-chip工藝將功率芯片裝貼在框架基島的背面；
[0040]c)用Clip工藝將散熱片貼裝在功率芯片的背面；
[0041]d)使用裝片膠工藝將控制芯片裝貼在框架基島的正面；
[0042]e)使用焊線將控制芯片上的功能腳位與框架腳位相連接；
[0043]f)將焊好線的框架放到經(jīng)過(guò)處理的模具中，使散熱片緊貼模具進(jìn)行塑封；
[0044]g)將塑封后的產(chǎn)品電鍍后切筋成型。
[0045]本發(fā)明在框架基島兩面分布貼裝高電位芯片和低電位芯片，使高電位與低電位有效的隔離;如圖4c所示。
[0046]本發(fā)明將使用Flip-chip工藝貼裝功率芯片，避免使用焊線連接，有效降低了大電流回路的內(nèi)阻，提高了電氣效率，如圖4d所示。
[0047]另外，在本發(fā)明的上述封裝工藝中，工序b)和工序c)可以互換順序，同樣可以實(shí)現(xiàn)該3D封裝結(jié)構(gòu)?；Q后的封裝工藝流程如下:
[0048]a)使用Bumping工藝在功率芯片正面生長(zhǎng)多個(gè)銅柱；
[0049]b)使用焊料工藝將功率芯片貼裝在散熱片上；
[0050]c)使用Flip-chip工藝將貼好散熱片的功率芯片裝貼在框架基島的背面；
[0051]d)使用裝片膠工藝將控制芯片裝貼在框架基島的正面；
[0052]e)使用焊線將控制芯片上的功能腳位與框架腳位相連接；
[0053]f)將焊好線的框架放到經(jīng)過(guò)處理的模具中使散熱片緊貼模具進(jìn)行塑封；
[0054]g)將塑封后的產(chǎn)品電鍍后切筋成型。
[0055]其中，當(dāng)功率芯片沒(méi)有散熱要求時(shí)，工序f)中散熱片可以不貼附在塑封體表面，如圖4e所示。
[0056]其中，框架基島兩側(cè)的控制芯片和功率芯片的數(shù)量不僅限于一個(gè)，可以多個(gè)，這時(shí)工藝流程中的相關(guān)工序可以多次重復(fù)進(jìn)行，如圖4f和圖4g所示。另外，封裝體類型可以依據(jù)需求而不同，如S0P、DFN、QFN等。
[0057]以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種多芯片3D封裝結(jié)構(gòu)，其特征在于，包括塑封體(40)，該塑封體(40)內(nèi)封裝有框架基島(41)，該框架基島(41)的正面至少貼裝有一個(gè)控制芯片(43)，且所述控制芯片(43)與框架基島(41)之間設(shè)置有絕緣膠(47);所述框架基島(41)的背面至少貼裝有一個(gè)功率芯片(42)，且所述功率芯片(42)與框架基島(41)之間均勻設(shè)置有多個(gè)銅柱(46);所述功率芯片(42)的另一面通過(guò)焊料(44)與散熱片(45)貼裝在一起。
【文檔編號(hào)】H01L23/367GK105870115SQ201610204089
【公開日】2016年8月17日
【申請(qǐng)日】2016年4月1日
【發(fā)明人】劉桂芝, 馬丙乾, 付強(qiáng)
【申請(qǐng)人】無(wú)錫麟力科技有限公司