半導(dǎo)體結(jié)構(gòu)及其制造方法
【專利摘要】一種半導(dǎo)體結(jié)構(gòu)包括襯底、至少一個第一外延層和至少一個第二外延層。襯底具有在其中多維布置的多個凹槽。第一外延層至少設(shè)置在襯底的凹槽中。第二外延層設(shè)置在第一外延層上。本發(fā)明實施例涉及半導(dǎo)體結(jié)構(gòu)及其制造方法。
【專利說明】半導(dǎo)體結(jié)構(gòu)及其制造方法
[0001]優(yōu)先權(quán)聲明和交叉引用
[0002]本申請要求于2015年2月13日提交的美國臨時專利申請第62/116，103號的優(yōu)先權(quán)，其結(jié)合于此作為參考。
技術(shù)領(lǐng)域
[0003]本發(fā)明實施例涉及半導(dǎo)體結(jié)構(gòu)及其制造方法。
【背景技術(shù)】
[0004]晶格失配的半導(dǎo)體材料的集成是至諸如互補金屬氧化物半導(dǎo)體(CMOS)場效應(yīng)晶體管(FET)的高性能半導(dǎo)體器件的一個路徑，這是由于它們較高的載流子迀移率，。例如，硅(Si)上鍺異質(zhì)外延(Ge)對例如高性能P-溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(P-溝道M0SFET)是有前景的和是用于將光電子器件與硅CMOS技術(shù)集成的潛在路徑。假設(shè)可以節(jié)約成本地獲得鍺表面，在硅上異質(zhì)外延地生長鍺也是提供用于許多諸如光電二極管和發(fā)光二極管的其他應(yīng)用的鍺晶圓的替代品的路徑。

【發(fā)明內(nèi)容】

[0005]根據(jù)本發(fā)明的一些實施例，提供了一種半導(dǎo)體結(jié)構(gòu)，包括:襯底，具有多維地布置在所述襯底中的多個凹槽；至少一個第一外延層，至少設(shè)置在所述襯底的凹槽中；以及至少一個第二外延層，設(shè)置在所述第一外延層上。
[0006]根據(jù)本發(fā)明的另一些實施例，還提供了一種半導(dǎo)體結(jié)構(gòu)，包括:至少一個第一晶體層，具有沿著至少兩條相交線布置的多個凹槽；以及至少一個第二晶體層，設(shè)置在所述第一晶體層的凹槽中和所述第一晶體層上。
[0007]根據(jù)本發(fā)明的又一些實施例，還提供了一種用于制造半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括:在第一晶體層中形成多個多維地布置的第一凹槽；以及至少在所述第一晶體層的凹槽中形成至少一個第二晶體層，并且在所述第二晶體層上形成至少一個第三晶體層。
【附圖說明】
[0008]當(dāng)結(jié)合附圖進(jìn)行閱讀時，從以下詳細(xì)描述可最佳理解本發(fā)明的各方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0009]圖1至圖3是根據(jù)本發(fā)明的一些實施例的在各個階段的半導(dǎo)體結(jié)構(gòu)的截面圖。
[0010]圖4至圖5是根據(jù)本發(fā)明的一些實施例的圖1的襯底的頂視圖。
[0011]圖6至圖8是根據(jù)本發(fā)明的一些實施例的在各個階段的半導(dǎo)體結(jié)構(gòu)的截面圖。
[0012]圖9至圖12是根據(jù)本發(fā)明的一些實施例的圖6的襯底的頂視圖。
[0013]圖13至圖17是根據(jù)本發(fā)明的一些實施例的在各個階段的半導(dǎo)體結(jié)構(gòu)的截面圖。
【具體實施方式】
[0014]以下公開內(nèi)容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或?qū)嵗?。下面描述了組件和布置的具體實例以簡化本發(fā)明。當(dāng)然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復(fù)參考標(biāo)號和/或字符。該重復(fù)是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關(guān)系。
[0015]而且，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術(shù)語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對位置術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，并且本文使用的空間相對描述符可以同樣地作相應(yīng)的解釋。
[0016]圖1至圖3是根據(jù)本發(fā)明的一些實施例的在各個階段的半導(dǎo)體結(jié)構(gòu)的截面圖。圖4至圖5是根據(jù)本發(fā)明的一些實施例的圖1的襯底110的頂視圖。
[0017]參考圖1。在襯底110中形成多個第一凹槽112。襯底110由諸如晶體硅的半導(dǎo)體材料制成。例如，襯底110是塊狀硅或絕緣體上硅(SOI)襯底的有源層。
[0018]通過光刻和蝕刻工藝形成第一凹槽112。光刻和蝕刻工藝包括光刻膠應(yīng)用、曝光、顯影、蝕刻和光刻膠去除。例如，通過旋涂對襯底110施加光刻膠。然后預(yù)烘烤光刻膠以驅(qū)除過量的光刻膠溶劑。在預(yù)烘烤之后，將光刻膠曝光于強光的圖案。曝光于光造成化學(xué)變化，其允許一些光刻膠溶于顯影劑。在顯影之前可以實施曝光后烘烤(PEB)以幫助減少由入射光的破壞性和建設(shè)性干涉圖案造成的駐波現(xiàn)象。然后對光刻膠施加顯影劑以去除溶于顯影劑中的一些光刻膠。然后硬烘剩余的光刻膠以固化剩余的光刻膠。蝕刻襯底110的未被剩余的光刻膠保護(hù)的部分以形成第一凹槽112。在蝕刻襯底110之后，通過，例如，灰化或剝離從襯底110去除光刻膠。
[0019]例如，襯底110的蝕刻可以是各向異性濕蝕刻。當(dāng)襯底110由晶體硅制成時，用于蝕刻襯底110的蝕刻劑可以是，例如，氫氧化鉀(KOH)基溶液、乙二胺鄰苯二酚(EPD)基溶液、四甲基氫氧化銨(TMAH)基溶液或它們的組合。KOH在〈100〉結(jié)晶方向中顯示的蝕刻速率選擇性比在〈111〉結(jié)晶方向中顯示的蝕刻速率選擇性高400倍。EH)在〈100〉結(jié)晶定向中顯示的蝕刻速率選擇性比在〈111〉結(jié)晶定向中顯示的蝕刻速率選擇性高35倍。TMAH在〈100〉結(jié)晶定向中顯示的蝕刻速率選擇性比在〈111〉結(jié)晶定向中顯示的蝕刻速率選擇性高12.5倍至50倍。因此，通過各向異性濕蝕刻形成的第一凹槽112可以具有V形的截面。
[0020]圖4至圖5是根據(jù)本發(fā)明的一些實施例的圖1的襯底110的頂視圖。第一凹槽112多維地布置在襯底110中。也就是說，第一凹槽112沿著諸如行和列的至少兩條相交線布置。在一些實施例中，第一凹槽112以非交錯的模式布置(如圖4所不)。在一些實施例中，第一凹槽112以交錯的模式布置(如圖5所示)。在一些實施例中，當(dāng)從頂部看時，第一凹槽112是菱形的(如圖4和圖5所示)。
[0021]在一些實施例中，第一凹槽112占據(jù)襯底110的頂面上的區(qū)域，并且被第一凹槽112占據(jù)的區(qū)域與襯底110的頂面的比例在從約10%至約90%的范圍內(nèi)。在一些實施例中，第一凹槽112的至少一個具有從約1nm至約100nm的范圍內(nèi)的至少一個尺寸。
[0022]參考圖2。至少在第一凹槽112中形成第一外延層120，在第一外延層120上形成第二外延層130，并且在第二外延層130上形成第三外延層140。第一外延層120、第二外延層130和/或第三外延層140由具有與襯底110失配的晶格的一種或多種材料制成。在一些實施例中，第一外延層120、第二外延層130和/或第三外延層140由鍺或硅鍺制成。鍺和硅之間的晶格失配為約4%。在一些其他實施例中，第一外延層120、第二外延層130和/或第三外延層140由一種II1-V族化合物或多種II1-V族化合物制成。II1-V族化合物和硅之間的晶格失配在從約8%至約12%的范圍內(nèi)。因此，如果襯底110缺少第一凹槽112，則由于第一外延層120和襯底110之間的晶格失配，第一外延層120、第二外延層130和/或第三外延層140可能有外延缺陷。例如，外延缺陷可以是穿透位錯(TD)。
[0023]由于第一外延層120形成在第一凹槽112中，第一外延層120中的穿透位錯(TD)終止在第一凹槽112的側(cè)壁處。此外，由于第一凹槽112是多維布置的，所以第一凹槽112可以將TD多維地終止在第一外延層120中。也就是說，沿著不同方向延伸的TD可以限制(trapped)于第一凹槽112中。
[0024]在一些實施例中，襯底110、第一外延層120、第二外延層130和第三外延層140的晶格參數(shù)從襯底110朝著遠(yuǎn)離襯底110的方向變化。換言之，第一外延層120的晶格參數(shù)介于第二外延層130的晶格參數(shù)和襯底110的晶格參數(shù)之間，第二外延層130的晶格參數(shù)介于第三外延層140的晶格參數(shù)和第一外延層120的晶格參數(shù)之間和/或第二外延層130的晶格參數(shù)介于第三外延層140的晶格參數(shù)和襯底110的晶格參數(shù)之間。因此，第一外延層120和襯底110之間的晶格失配小于第二外延層130和襯底110之間的晶格失配，第一外延層120和襯底110之間的晶格失配小于第二外延層140和襯底110之間的晶格失配，第二外延層130和第一外延層120之間的晶格失配小于第三外延層140和第一外延層120之間的晶格失配，第二外延層130和第一外延層120之間的晶格失配小于第三外延層140和襯底110之間的晶格失配，第二外延層130和襯底110之間的晶格失配小于第三外延層140和襯底110之間的晶格失配，第三外延層140和第二外延層130之間的晶格失配小于第三外延層140和第一外延層120之間的晶格失配，和/或第三外延層140和第二外延層130之間的晶格失配小于第三外延層140和襯底110之間的晶格失配。由于鄰近的襯底110、第一外延層120、第二外延層130和第三外延層140之間的晶格失配減小，由鄰近的襯底110、第一外延層120、第二外延層130和第三外延層140之間的界面產(chǎn)生的穿透位錯(TD)也減小。
[0025]在一些實施例中，第一外延層120和襯底110之間的晶格失配可以大于第二外延層130和襯底110之間的晶格失配。在這樣的實施例中，從第一外延層120和襯底110之間的界面傾向于產(chǎn)出穿透位錯(TD)。由于第一外延層120形成在第一凹槽112中，從第一外延層120和襯底110之間的界面產(chǎn)生的TD可以限制于第一凹槽112中。
[0026]在一些實施例中，第一外延層120、第二外延層130和第三外延層140中的至少一個的晶格參數(shù)可以是常數(shù)。在一些其他實施例中，第一外延層120、第二外延層130和第三外延層140中的至少一個的晶格參數(shù)可以隨著其厚度變化。
[0027]當(dāng)襯底110由硅制成，并且第一外延層120、第二外延層130和第三外延層140由硅鍺或鍺制成時，襯底110、第一外延層120、第二外延層130和第三外延層140的晶格參數(shù)從襯底110朝著遠(yuǎn)離襯底110的方向增加。換言之，第一外延層120的晶格參數(shù)大于襯底110的晶格參數(shù)，第二外延層130的晶格參數(shù)大于第一外延層120的晶格參數(shù)，和/或第三外延層140的晶格參數(shù)大于第二外延層130的晶格參數(shù)。
[0028]由于鍺的晶格參數(shù)高于娃的晶格參數(shù)，所以娃鍺或鍺的晶格參數(shù)隨著其鍺含量的增加而增加。因此，當(dāng)襯底110由硅制成，并且第一外延層120、第二外延層130和第三外延層140由硅鍺或鍺制成時，襯底110、第一外延層120、第二外延層130和第三外延層140的鍺含量從襯底110朝著遠(yuǎn)離襯底110的方向增加。換言之，第一外延層120的鍺含量大于襯底110的鍺含量，第二外延層130的鍺含量大于第一外延層120的鍺含量，和/或第三外延層140的鍺含量大于第二外延層130的鍺含量。
[0029]在一些實施例中，第一外延層120、第二外延層130和第三外延層140中的至少一個的鍺含量可以是常數(shù)。在一些其他實施例中，第一外延層120、第二外延層130和第三外延層140中的至少一個的鍺含量可以隨著其厚度變化。
[0030]在一些其他實施例中，第一外延層120、第二外延層130和第三外延層140中的至少兩個可以具有不同的晶格參數(shù)。在一些其他實施例中，第一外延層120、第二外延層130和第三外延層140中的至少兩個可以具有相同的晶格參數(shù)并且可以由相同的材料制成。在第一外延層120、第二外延層130和第三外延層140中的至少兩個具有相同的晶格參數(shù)并且由相同的材料制成的實施例中，第一外延層120、第二外延層130和第三外延層140中的所述至少兩個之間的界面可以不存在，并且因此第一外延層120、第二外延層130和第三外延層140中的所述至少兩個可以認(rèn)為是一個外延層。
[0031]第一外延層120、第二外延層130和第三外延層140可以通過例如，分子束外延(MBE)或化學(xué)汽相沉積(CVD)形成。具體地，第一外延層120過填充第一凹槽112。然后，通過去除工藝去除在第一凹槽112外面的過量的第一外延層120。在一些實施例中，通過化學(xué)機(jī)械拋光(CMP)工藝來去除過載的第一外延層120。在去除工藝之后，第二外延層130形成在第一外延層120和襯底110上。然后，可以對第二外延層130實施可選的平坦化工藝。例如，對第二外延層130實施的平坦化工藝是CMP工藝。然后，在第二外延層130上形成第三外延層140。在形成第三外延層140之后，可以對第三外延層140實施另一任選的平坦化工藝。類似地，例如，對第三外延層140實施的平坦化工藝是CMP工藝。
[0032]在形成第三外延層140之后，對第三外延層140實施摻雜劑注入工藝以在第三外延層140中形成有源區(qū)。有源區(qū)將用于稍后形成的有源器件的部件，諸如η-溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(η-溝道MOSFET)、ρ-溝道M0SFET、平坦MOSFET或鰭式場效應(yīng)晶體管(finFET)。如果將在有源區(qū)上形成η-溝道M0SFET，那么在有源區(qū)中形成P阱。如果將在有源區(qū)上形成P-溝道MOSFET，那么在有源區(qū)中形成η阱。
[0033]如果第三外延層140由諸如鍺或硅鍺的IV族半導(dǎo)體材料制成，那么摻雜劑可以是來自III族元素的受體或來自V族元素的供體。例如，當(dāng)?shù)谌庋訉?40由具有四價電子的IV族半導(dǎo)體材料制成時，具有三價電子的硼(B)、鋁(Al)、銦(In)、鎵(Ga)或它們的組合可以用作摻雜劑以在第三外延層140中形成P阱。另一方面，當(dāng)?shù)谌庋訉?40由具有四價電子的IV族半導(dǎo)體材料制成時，具有五價電子的磷(P)、砷(As)、銻(Sb)、鉍(Bi)或它們的組合可以用作摻雜劑以在第三外延層140中形成η阱。
[0034]在一些實施例中，將形成P-溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(P-溝道MOSFET)和n-溝道MOSFET的有源區(qū)由諸如鍺或硅鍺的基本上相同的材料制成。在一些實施例中，將形成P-溝道MOSFET的有源區(qū)由鍺或硅鍺制成，并且將形成η-溝道MOSFET的有源區(qū)由一種和多種II1-V族化合物形成。在這樣的實施例中，將形成P-溝道MOSFET的有源區(qū)和將形成η-溝道MOSFET的有源區(qū)可以分別地形成。換言之，形成、圖案化和注入第一外延層120、第二外延層130和第三外延層140以形成一些有源區(qū)，并且然后形成和注入一個或多個其他外延層以形成其他有源區(qū)。
[0035]參考圖3。多個隔離結(jié)構(gòu)150至少部分地形成在第三外延層140中以使有源區(qū)145分隔開。在一些實施例中，隔離結(jié)構(gòu)150是，例如，淺溝槽隔離(STI)結(jié)構(gòu)。具體地，在第三外延層140上形成硬掩模層并且圖案化硬掩模層以在其中形成開口，從而暴露出第三外延層140的部分。然后，蝕刻第三外延層140的暴露部分以在第三外延層140中形成溝槽152。用于形成溝槽152的蝕刻可以是，例如，反應(yīng)離子蝕刻(RIE)。在形成溝槽152之后，介電材料154過填充溝槽152。介電材料154是，例如，氧化硅、氮化硅、固化的可流動的介電材料或它們的組合。然后，通過，例如，化學(xué)機(jī)械拋光(CMP)去除溝槽154外面的過量的介電材料154。在CMP之后，從第三外延層140去除硬掩模層以形成隔離結(jié)構(gòu)150。
[0036]在形成隔離結(jié)構(gòu)150之后，可以實施一個或多個工藝步驟以在有源區(qū)145上形成有源器件的一個或多個部件，諸如η-溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(η-溝道MOSFET)、p-溝道MOSFET、平坦MOSFET或鰭式場效應(yīng)晶體管(finFET)。由于在第一外延層120中的穿透位錯(TD)限制于第一凹槽112中，并且從襯底110、第一外延層120、第二外延層130和第三外延層140之間的界面產(chǎn)生的TD減小，所以在有源區(qū)145中的TD可以被消除或減少到可接受的水平。
[0037]圖6至圖8是根據(jù)本發(fā)明的一些實施例的在各個階段的半導(dǎo)體結(jié)構(gòu)的截面圖。圖9至圖12是根據(jù)本發(fā)明的一些實施例的圖6的襯底110的頂視圖。
[0038]參考圖6。在襯底110中形成多個第一凹槽112。襯底110由諸如晶體硅的半導(dǎo)體材料制成。例如，襯底110是塊狀硅或絕緣體上硅(SOI)襯底的有源層。
[0039]通過光刻和蝕刻工藝形成第一凹槽112。光刻和蝕刻工藝包括光刻膠應(yīng)用、曝光、顯影、蝕刻和光刻膠去除。例如，通過旋涂對襯底110施加光刻膠。然后預(yù)烘烤光刻膠以驅(qū)除過量的光刻膠溶劑。在預(yù)烘烤之后，將光刻膠曝光于強光的圖案。曝光于光造成化學(xué)變化，其允許一些光刻膠溶于顯影劑。在顯影之前可以實施曝光后烘烤(PEB)以幫助減少由入射光的破壞性和建設(shè)性干涉圖案造成的駐波現(xiàn)象。然后對光刻膠施加顯影劑以去除溶于顯影劑中的一些光刻膠。然后硬烘烤剩余的光刻膠以固化剩余的光刻膠。蝕刻襯底110的未被剩余的光刻膠保護(hù)的部分以形成第一凹槽112。在蝕刻襯底110之后，例如，通過灰化或剝離從襯底110去除光刻膠。
[0040]襯底110的蝕刻可以是諸如反應(yīng)離子蝕刻(RIE)的干蝕刻。RIE是一種干蝕刻的類型，其與濕蝕刻相比具有不同的特性。RIE使用化學(xué)反應(yīng)等離子體以形成第一凹槽112。通過電磁場在低壓情況下(真空)生成等離子體。來自化學(xué)反應(yīng)等離子體的高能離子撞擊襯底HO并且與襯底110反應(yīng)。在一些實施例中，可以使用氯(Cl)或溴(Br)基RIE以形成第一凹槽112。通過RIE形成的第一凹槽112可以具有矩形截面或U形截面。
[0041]圖9至圖12是根據(jù)本發(fā)明的一些實施例的圖6的襯底110的頂視圖。第一凹槽112多維地布置在襯底110中。換言之，第一凹槽112沿著諸如行和列的至少兩條相交線布置。在一些實施例中，第一凹槽112以非交錯的模式布置(如圖9和圖11所示)。在一些其他實施例中，第一凹槽112以交錯的模式布置(如圖10和圖12所示)。在一些實施例中，當(dāng)從頂部看時，第一凹槽112是矩形(如圖9和圖10所示)。在一些其他實施例中，當(dāng)從頂部看時，第一凹槽112是圓形(如圖11和圖12所示)。
[0042]在一些實施例中，第一凹槽112占據(jù)襯底110的頂面上的區(qū)域，并且被第一凹槽112占據(jù)的區(qū)域與襯底110的頂面的比例在從約10%至約90%的范圍內(nèi)。在一些實施例中，第一凹槽112的至少一個具有至少一個在從約1nm至約100nm的范圍內(nèi)的尺寸。
[0043]參考圖7。至少在第一凹槽112中形成第一外延層120，在第一外延層120上形成第二外延層130，并且在第二外延層130上形成第三外延層140。第一外延層120、第二外延層130和/或第三外延層140由具有與襯底110失配的晶格的一種或多種材料制成。在一些實施例中，第一外延層120、第二外延層130和/或第三外延層140由鍺或硅鍺制成。鍺和硅之間的晶格失配為約4%。在一些其他實施例中，第一外延層120、第二外延層130和/或第三外延層140由一種II1-V族化合物或多種II1-V族化合物制成。II1-V族化合物和硅之間的晶格失配在從約8%至約12%的范圍內(nèi)。因此，如果襯底110缺少第一凹槽112，則由于第一外延層120和襯底110之間的晶格失配，第一外延層120、第二外延層130和/或第三外延層140可能有外延缺陷。例如，外延缺陷可以是穿透位錯(TD)。
[0044]由于第一外延層120形成在第一凹槽112中，第一外延層120中的穿透位錯(TD)終止在第一凹槽112的側(cè)壁處。此外，由于第一凹槽112是多維布置的，所以第一凹槽112可以將TD多維地終止第一外延層120中。也就是說，沿著不同方向延伸的TD可以限制于第一凹槽112中。
[0045]在一些實施例中，襯底110、第一外延層120、第二外延層130和第三外延層140的晶格參數(shù)從襯底110朝著遠(yuǎn)離襯底110的方向變化。換言之，第一外延層120的晶格參數(shù)介于第二外延層130的晶格參數(shù)和襯底110的晶格參數(shù)之間，第二外延層130的晶格參數(shù)介于第三外延層140的晶格參數(shù)和第一外延層120的晶格參數(shù)之間和/或第二外延層130的晶格參數(shù)介于第三外延層140的晶格參數(shù)和襯底110的晶格參數(shù)之間。因此，第一外延層120和襯底110之間的晶格失配小于第二外延層130和襯底110之間的晶格失配，第一外延層120和襯底110之間的晶格失配小于第二外延層140和襯底110之間的晶格失配，第二外延層130和第一外延層120之間的晶格失配小于第三外延層140和第一外延層120之間的晶格失配，第二外延層130和第一外延層120之間的晶格失配小于第三外延層140和襯底110之間的晶格失配，第二外延層130和襯底110之間的晶格失配小于第三外延層140和襯底110之間的晶格失配，第三外延層140和第二外延層130之間的晶格失配小于第三外延層140和第一外延層120之間的晶格失配，和/或第三外延層140和第二外延層130之間的晶格失配小于第三外延層140和襯底110之間的晶格失配。由于鄰近的襯底110、第一外延層120、第二外延層130和第三外延層140之間的晶格失配減小，由鄰近的襯底110、第一外延層120、第二外延層130和第三外延層140之間的界面產(chǎn)生的穿透位錯(TD)也減小。
[0046]在一些實施例中，第一外延層120和襯底110之間的晶格失配可以大于第二外延層130和襯底110之間的晶格失配。在這樣的實施例中，從第一外延層120和襯底110之間的界面傾向于產(chǎn)生穿透位錯(TD)。由于第一外延層120形成在第一凹槽112中，從第一外延層120和襯底110之間的界面產(chǎn)生的TD可以限制于第一凹槽112中。
[0047]在一些實施例中，第一外延層120、第二外延層130和第三外延層140中的至少一個的晶格參數(shù)可以是常數(shù)。在一些其他實施例中，第一外延層120、第二外延層130和第三外延層140中的至少一個的晶格參數(shù)可以隨著其厚度變化。
[0048]當(dāng)襯底110由硅制成，并且第一外延層120、第二外延層130和第三外延層140由硅鍺或鍺制成時，襯底110、第一外延層120、第二外延層130和第三外延層140的晶格參數(shù)從襯底110朝著遠(yuǎn)離襯底110的方向增加。換言之，第一外延層120的晶格參數(shù)大于襯底110的晶格參數(shù)，第二外延層130的晶格參數(shù)大于第一外延層120的晶格參數(shù)，和/或第三外延層140的晶格參數(shù)大于第二外延層130的晶格參數(shù)。
[0049]由于鍺的晶格參數(shù)高于娃的晶格參數(shù)，所以娃鍺或鍺的晶格參數(shù)隨著其鍺含量的增加而增加。因此，當(dāng)襯底110由硅制成，并且第一外延層120、第二外延層130和第三外延層140由硅鍺或鍺制成時，襯底110、第一外延層120、第二外延層130和第三外延層140的鍺含量從襯底110朝著遠(yuǎn)離襯底110的方向增加。換言之，第一外延層120的鍺含量大于襯底110的鍺含量，第二外延層130的鍺含量大于第一外延層120的鍺含量，和/或第三外延層140的鍺含量大于第二外延層130的鍺含量。
[0050]在一些實施例中，第一外延層120、第二外延層130和第三外延層140中的至少一個的鍺含量可以是常數(shù)。在一些其他實施例中，第一外延層120、第二外延層130和第三外延層140中的至少一個的鍺含量可以隨著其厚度變化。
[0051]在一些其他實施例中，第一外延層120、第二外延層130和第三外延層140中的至少兩個可以具有不同晶格參數(shù)。在一些其他實施例中，第一外延層120、第二外延層130和第三外延層140中的至少兩個可以具有相同晶格參數(shù)并且可以由相同的材料制成。在第一外延層120、第二外延層130和第三外延層140中的至少兩個具有相同的晶格參數(shù)并且由相同的材料制成的實施例中，第一外延層120、第二外延層130和第三外延層140中的所述至少兩個之間的界面可以不存在，并且因此第一外延層120、第二外延層130和第三外延層140中的所述至少兩個可以認(rèn)為是一個外延層。
[0052]第一外延層120、第二外延層130和第三外延層140可以通過例如，分子束外延(MBE)或化學(xué)汽相沉積(CVD)形成。具體地，第一外延層120過填充第一凹槽112。然后，通過去除工藝去除在第一凹槽112外面的過量的第一外延層120。在一些實施例中，通過化學(xué)機(jī)械拋光(CMP)工藝來去除過載的第一外延層120。在去除工藝之后，第二外延層130形成在第一外延層120和襯底110上。然后，可以對第二外延層130實施可選的平坦化工藝。例如，對第二外延層130實施的平坦化工藝是CMP工藝。然后，在第二外延層130上形成第三外延層140。在形成第三外延層140之后，可以對第三外延層140實施其他的可選的平坦化工藝。類似地，例如，對第三外延層140實施的平坦化工藝是CMP工藝。
[0053]在形成第三外延層140之后，對第三外延層140實施摻雜劑注入工藝以在第三外延層140中形成有源區(qū)。有源區(qū)將用于之后將形成的有源器件的部件，諸如η-溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(η-溝道MOSFET)、p-溝道M0SFET、平坦MOSFET或鰭式場效應(yīng)晶體管(finFETs)。如果將在有源區(qū)上形成η-溝道M0SFET，那么P阱形成在有源區(qū)中。如果將在有源區(qū)上形成P-溝道M0SFET，那么η阱形成在有源區(qū)中。
[0054]如果第三外延層140由諸如鍺或硅鍺的IV族半導(dǎo)體材料制成，那么摻雜劑可以是來自III族元素的受體或來自V族元素的供體。當(dāng)?shù)谌庋訉?40由具有四價電子的IV族半導(dǎo)體材料制成時，例如，具有三價電子的硼(B)、鋁(Al)、銦(In)、鎵(Ga)或它們的組合，可以用作摻雜劑以在第三外延層140中形成P阱。另一方面，當(dāng)?shù)谌庋訉?40由具有四價電子的IV族半導(dǎo)體材料制成時，具有五價電子的磷(P)、砷(As)、銻(Sb)、鉍(Bi)或它們的組合，可以用作摻雜劑以在第三外延層140中形成η阱。
[0055]在一些實施例中，將形成P-溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(P-溝道MOSFET)和η-溝道MOSFET的有源區(qū)由諸如鍺或硅鍺的基本上相同的材料制成。在一些其他實施例中，將形成P-溝道MOSFET的有源區(qū)由鍺或硅鍺制成，并且將形成η-溝道MOSFET的有源區(qū)由一個或多個II1-V族化合物形成。在這樣的實施例中，將形成P-溝道MOSFET的有源區(qū)和將形成η-溝道MOSFET的有源區(qū)可以分別地形成。換言之，形成、圖案化和注入第一外延層120、第二外延層130和第三外延層140以形成一些有源區(qū)，并且然后形成和注入一個或多個其他外延層以形成其他有源區(qū)。
[0056]參考圖8。多個隔離結(jié)構(gòu)150至少部分地形成在第三外延層140中以使有源區(qū)145分隔開。在一些實施例中，例如，隔離結(jié)構(gòu)150是淺溝槽隔離(STI)結(jié)構(gòu)。具體地，在第三外延層140上形成硬掩模層并且圖案化硬掩模層以在其中形成開口，從而暴露出第三外延層140的部分。然后，蝕刻第三外延層140的暴露部分以在第三外延層140中形成溝槽152。用于形成溝槽152的蝕刻可以是，例如，反應(yīng)離子蝕刻(RIE)。在形成溝槽152之后，介電材料154過填充溝槽152。介電材料154是，例如，氧化硅、氮化硅、固化的可流動的介電材料或它們的組合。然后，通過，例如，化學(xué)機(jī)械拋光(CMP)去除溝槽154外面的過量的介電材料154。在CMP之后，從第三外延層140去除硬掩模層以形成隔離結(jié)構(gòu)150。
[0057]在形成隔離結(jié)構(gòu)150之后，可以實施一個或多個工藝步驟以在有源區(qū)145上形成有源器件的一個或多個部件，諸如η-溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(η-溝道MOSFET)、P-溝道MOSFET、平坦MOSFET或鰭式場效應(yīng)晶體管(finFETs)。由于在第一外延層120中的穿透位錯(TD)限制于第一凹槽112中，并且從襯底110、第一外延層120、第二外延層130和第三外延層140之間的界面產(chǎn)生的TD減小，所以在有源區(qū)145中的TD可以被消除或減少到可接受的水平。
[0058]圖13至圖17是根據(jù)本發(fā)明的一些實施例的在各個階段的半導(dǎo)體結(jié)構(gòu)的截面圖。
[0059]參考圖13。在襯底110中形成多個第一凹槽112。襯底110由諸如晶體硅的半導(dǎo)體材料制成。例如，襯底110是塊狀硅或絕緣體上硅(SOI)襯底的有源層。
[0060]通過光刻和蝕刻工藝形成第一凹槽112。光刻和蝕刻工藝包括光刻膠應(yīng)用、曝光、顯影、蝕刻和光刻膠去除。例如，通過旋涂對襯底110施加光刻膠。然后預(yù)烘烤光刻膠以驅(qū)除過量的光刻膠溶劑。在預(yù)烘烤之后，將光刻膠曝光于強光的圖案。曝光于光造成化學(xué)變化，其允許一些光刻膠溶于顯影劑。在顯影之前可以實施曝光后烘烤(PEB)以幫助減少由入射光的破壞性和建設(shè)性干涉圖案造成的駐波現(xiàn)象。然后對光刻膠施加顯影劑以去除溶于顯影劑中的一些光刻膠。然后硬烘烤剩余的光刻膠以固化剩余的光刻膠。蝕刻襯底110的未被剩余的光刻膠保護(hù)的部分以形成第一凹槽112。在蝕刻襯底110之后，通過，例如，灰化或剝離從襯底110去除光刻膠。
[0061]在一些實施例中，襯底110的蝕刻可以是，例如，各向異性濕蝕刻。當(dāng)襯底110由晶體硅制成時，用于蝕刻襯底110的蝕刻劑可以是，例如，氫氧化鉀(KOH)基溶液、乙二胺鄰苯二酚(EPD)基溶液、四甲基氫氧化銨(TMAH)基溶液或它們的組合。氫氧化鉀KOH在〈100〉結(jié)晶方向中顯示的蝕刻速率選擇性比在〈111〉方向中顯示的蝕刻速率選擇性高400倍。乙二胺鄰苯二酚(EPD)在〈100〉結(jié)晶方向中顯示的蝕刻速率選擇性比在〈111〉方向中顯示的蝕刻速率選擇性高35倍。四甲基氫氧化銨(TMAH)在〈100〉結(jié)晶方向中顯示的蝕刻速率選擇性比在〈111〉方向中顯示的蝕刻速率選擇性高12.5倍至50倍。因此，通過各向異性濕蝕刻形成的第一凹槽112可以具有V形的截面。
[0062]在一些其他實施例中，襯底110的蝕刻可以是諸如反應(yīng)離子蝕刻(RIE)的干蝕刻。RIE是一種干蝕刻，其與濕蝕刻相比具有不同的特性。RIE使用化學(xué)反應(yīng)等離子體以形成第一凹槽112。通過電磁場在低壓情況下(真空)生成等離子體。來自化學(xué)反應(yīng)等離子體的高能離子撞擊襯底110并且與襯底110反應(yīng)。在一些實施例中，可以使用氯(Cl)或溴(Br)基RIE以形成第一凹槽112。通過RIE形成的第一凹槽112可以具有矩形截面或U形截面。
[0063]第一凹槽112多維地布置在襯底110中。換言之，第一凹槽112沿著諸如行和列的至少兩條相交線布置。在一些實施例中，當(dāng)從頂部看時，第一凹槽112以非交錯的模式布置。在一些其他實施例中，當(dāng)從頂部看時，第一凹槽112以交錯的模式布置。當(dāng)從頂部看時，第一凹槽112可以是，例如，菱形、矩形或圓形。
[0064]在一些實施例中，第一凹槽112占據(jù)襯底110的頂面上的區(qū)域，并且被第一凹槽112占據(jù)的區(qū)域與襯底110的頂面的比例在從約10%至約90%的范圍內(nèi)。在一些實施例中，第一凹槽112的至少一個具有至少一個在從約1nm至約100nm的范圍內(nèi)的尺寸。
[0065]參考圖14。至少在第一凹槽112中形成第一外延層120，并且在第一外延層120上形成第二外延層130。第一外延層120和/或第二外延層130由具有與襯底110失配的晶格的一種或多種材料制成。在一些實施例中，第一外延層120和/或第二外延層130由鍺或硅鍺制成。鍺和硅之間的晶格失配為約4%。在一些其他實施例中，第一外延層120和/或第二外延層130由一種II1-V族化合物或多種II1-V族化合物制成。II1-V族化合物和硅之間的晶格失配在從約8%至約12%的范圍內(nèi)。因此，如果襯底110缺少第一凹槽112，則由于第一外延層120和襯底110之間的晶格失配，第一外延層120和/或第二外延層130可能有外延缺陷。外延缺陷可以是，例如，穿透位錯(TD)。
[0066]由于第一外延層120形成在第一凹槽112中，第一外延層120中的穿透位錯(TD)終止在第一凹槽112的側(cè)壁處。此外，由于第一凹槽112是多維布置的，所以第一凹槽112可以將TD多維地終止在第一外延層120中。也就是說，沿著不同方向延伸的TD可以限制于第一凹槽112中。
[0067]第一外延層120和第二外延層130可以通過例如，分子束外延(MBE)或化學(xué)汽相沉積(CVD)形成。具體地，第一外延層120過填充第一凹槽112。然后，通過去除工藝去除在第一凹槽112外面的過量的第一外延層120。在一些實施例中，通過化學(xué)機(jī)械拋光(CMP)工藝來去除過載的第一外延層120。在去除工藝之后，第二外延層130形成在第一外延層120和襯底110上。然后，可以對第二外延層130實施可選的平坦化工藝。例如，平坦化工藝是化學(xué)機(jī)械拋光(CMP)工藝。
[0068]參考圖15。在第二外延層130中形成多個第二凹槽132。通過光刻和蝕刻工藝形成第二凹槽132。光刻和蝕刻工藝包括光刻膠應(yīng)用、曝光、顯影、蝕刻和光刻膠去除。例如，通過旋涂對第二外延層130施加光刻膠。然后預(yù)烘烤光刻膠以驅(qū)除過量的光刻膠溶劑。在預(yù)烘烤之后，將光刻膠曝光于強光的圖案。曝光于光造成化學(xué)變化，其允許一些光刻膠溶于顯影劑。在顯影之前可以實施曝光后烘烤(PEB)以幫助減少由入射光的破壞性和建設(shè)性干涉圖案造成的駐波現(xiàn)象。然后對光刻膠施加顯影劑以去除溶于顯影劑中的一些光刻膠。然后硬烘剩余的光刻膠以固化剩余的光刻膠。蝕刻第二外延層130的未被剩余的光刻膠保護(hù)的部分以形成第二凹槽132。在蝕刻第二外延層130之后，通過，例如，灰化或剝離從第二外延層130去除光刻膠。
[0069]第二外延層130的蝕刻可以是諸如反應(yīng)離子蝕刻(RIE)的各向異性濕蝕刻或干蝕亥IJ。通過各向異性濕蝕刻形成的第二凹槽132可以具有V形的截面。通過RIE形成的第二凹槽132可以具有矩形截面或U形截面。
[0070]在一些實施例中，第二凹槽132與第一凹槽112交錯。在一些實施例中，第二凹槽132可以不與第一凹槽112對準(zhǔn)。在這個配置中，穿透位錯(TD)的未限制于第一凹槽112中的至少部分終止在第二凹槽132的側(cè)壁處。因此，可以進(jìn)一步減少TD。在一些其他實施例中，第二凹槽132可以與第一凹槽112對準(zhǔn)。
[0071]第二凹槽132多維地布置在第二外延層130中。換言之，第二凹槽132沿著諸如行和列的至少兩條相交線布置。在一些實施例中，當(dāng)從頂部看時，第二凹槽132以非交錯的模式布置。在一些其他實施例中，當(dāng)從頂部看時，第二凹槽132以交錯的模式布置。當(dāng)從頂部看時，第二凹槽132可以是，例如，菱形、矩形或圓形。
[0072]在一些實施例中，第二凹槽132占據(jù)第二外延層130的頂面上的區(qū)域，并且被第二凹槽132占據(jù)的區(qū)域與第二外延層130的頂面的比例在從約10%至約90%的范圍內(nèi)。在一些實施例中，第二凹槽132的至少一個具有至少一個在從約1nm至約100nm的范圍內(nèi)的尺寸。
[0073]參考圖16。至少在第二凹槽132中形成第三外延層140，并且在第三外延層140上形成第四外延層143。在一些實施例中，第三外延層140和/或第四外延層143由鍺或硅鍺制成。在一些其他實施例中，第三外延層140和/或第四外延層143由一種II1-V族化合物或多種II1-V族化合物制成。
[0074]由于第三外延層140形成在第二凹槽132中，第三外延層140中的穿透位錯(TD)終止在第二凹槽132的側(cè)壁處。此外，由于第二凹槽132是多維布置的，所以第二凹槽132可以將TD多維地終止在第三外延層140中。換言之，沿著不同方向延伸的TD可以限制于第二凹槽132中。
[0075]第三外延層140和第四外延層143可以通過例如，分子束外延(MBE)或化學(xué)汽相沉積(CVD)形成。具體地，第三外延層140過填充第二凹槽132。然后，通過去除工藝去除在第二凹槽132外面的過量的第三外延層140。在一些實施例中，通過化學(xué)機(jī)械拋光(CMP)工藝來去除過載的第三外延層140。在去除工藝之后，第四外延層143形成在第三外延層140和第二外延層130上。然后，可以對第四外延層143實施可選的平坦化工藝。平坦化工藝是，例如，化學(xué)機(jī)械拋光(CMP)工藝。
[0076]在一些實施例中，襯底110、第一外延層120、第二外延層130、第三外延層140和第四外延層143的晶格參數(shù)從襯底110朝著遠(yuǎn)離襯底110的方向變化。換言之，第一外延層120的晶格參數(shù)介于第二外延層130的晶格參數(shù)和襯底110的晶格參數(shù)之間，第二外延層130的晶格參數(shù)介于第三外延層140的晶格參數(shù)和第一外延層120的晶格參數(shù)之間、第二外延層130的晶格參數(shù)介于第四外延層143的晶格參數(shù)和襯底110的晶格參數(shù)之間，和/或第三外延層140的晶格參數(shù)介于第四外延層143的晶格參數(shù)和第二外延層130的晶格參數(shù)之間。在這樣的配置中，由于鄰近的襯底110、第一外延層120、第二外延層130、第三外延層140和第四外延層143之間的晶格失配減小，由鄰近的襯底110、第一外延層120、第二外延層130、第三外延層140和第四外延層143之間的界面產(chǎn)生的穿透位錯(TD)也減小。
[0077]在一些實施例中，第一外延層120和襯底110之間的晶格失配可以大于第二外延層130和襯底110之間的晶格失配。在這樣的實施例中，從第一外延層120和襯底110之間的界面傾向于產(chǎn)生穿透位錯(TD)。由于第一外延層120形成在第一凹槽112中，從第一外延層120和襯底110之間的界面產(chǎn)生的TD可以限制于第一凹槽112中。
[0078]類似地，在一些實施例中，第三外延層140和第二外延層130之間的晶格失配可以大于第四外延層143和第二外延層130之間的晶格失配。在這樣的實施例中，從第三外延層140和第二外延層130之間的界面傾向于產(chǎn)生穿透位錯(TD)。由于第三外延層140形成在第二凹槽132中，從第三外延層140和第二外延層130之間的界面產(chǎn)生的TD可以限制于第二凹槽132中。
[0079]在一些實施例中，第一外延層120、第二外延層130、第三外延層140和第四外延層143中的至少一個的晶格參數(shù)可以是常數(shù)。在一些其他實施例中，第一外延層120、第二外延層130、第三外延層140和第四外延層143中的至少一個的晶格參數(shù)可以隨其厚度變化。
[0080]當(dāng)襯底110由硅制成，并且第一外延層120、第二外延層130、第三外延層140和第四外延層143由硅鍺或鍺制成時，襯底110、第一外延層120、第二外延層130、第三外延層140和第四外延層143的晶格參數(shù)從襯底110朝著遠(yuǎn)離襯底110的方向增加。換言之，第一外延層120的晶格參數(shù)大于襯底110的晶格參數(shù)，第二外延層130的晶格參數(shù)大于第一外延層120的晶格參數(shù)，第三外延層140的晶格參數(shù)大于第二外延層130的晶格參數(shù)，和/或第四外延層143的晶格參數(shù)大于第三外延層140的晶格參數(shù)。
[0081 ] 由于鍺的晶格參數(shù)高于娃的晶格參數(shù)，所以娃鍺或鍺的晶格參數(shù)隨著其鍺含量的增加而增加。因此，當(dāng)襯底110由硅制成，并且第一外延層120、第二外延層130、第三外延層140和第四外延層143由硅鍺或鍺制成時，襯底110、第一外延層120、第二外延層130、第三外延層140和第四外延層143的鍺含量從襯底110朝著遠(yuǎn)離襯底110的方向增加。換言之，第一外延層120的鍺含量大于襯底110的鍺含量，第二外延層130的鍺含量大于第一外延層120的鍺含量，第三外延層140的鍺含量大于第二外延層130的鍺含量，和/或第四外延層143的鍺含量大于第三外延層140的鍺含量。
[0082]在一些實施例中，第一外延層120、第二外延層130、第三外延層140和第四外延層143中的至少一個的鍺含量可以是常數(shù)。在一些其他實施例中，第一外延層120、第二外延層130、第三外延層140和第四外延層143中的至少一個的鍺含量可以隨其厚度變化。
[0083]在一些實施例中，第一外延層120、第二外延層130、第三外延層140和第四外延層143中的至少兩個可以具有不同的晶格參數(shù)。在一些其他實施例中，第一外延層120、第二外延層130、第三外延層140和第四外延層143中的至少兩個可以具有相同晶格參數(shù)并且可以由相同的材料制成。在第一外延層120、第二外延層130、第三外延層140和第四外延層143中的至少兩個具有相同的晶格參數(shù)并且由相同的材料制成的實施例中，第一外延層120、第二外延層130、第三外延層140和第四外延層143中的所述至少兩個之間的界面可以不存在，并且因此第一外延層120、第二外延層130、第三外延層140和第四外延層143中的所述至少兩個可以認(rèn)為是一個外延層。
[0084]在形成第四外延層143之后，對第四外延層143實施摻雜劑注入工藝以在第四外延層143中形成有源區(qū)。有源區(qū)將用于之后將形成的有源器件的部件，諸如η-溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(η-溝道MOSFET)、p-溝道M0SFET、平坦MOSFET或鰭式場效應(yīng)晶體管(finFET)。如果將在有源區(qū)上形成η-溝道M0SFET，那么P阱形成在有源區(qū)中。如果將在有源區(qū)上形成P-溝道M0SFET，那么η阱形成在有源區(qū)中。
[0085]如果第四外延層143由諸如鍺或硅鍺的IV族半導(dǎo)體材料制成，那么摻雜劑可以是來自III族元素的受體或來自V族元素的供體。當(dāng)?shù)谒耐庋訉?43由具有四價電子的IV族半導(dǎo)體材料制成時，例如，具有三價電子的硼⑶、招(Al)、銦(In)、鎵(Ga)或它們的組合可以用作摻雜劑以在第四外延層143中形成P阱。另一方面，當(dāng)?shù)谒耐庋訉?43由具有四價電子的IV族半導(dǎo)體材料制成時，具有五價電子的磷(P)、砷(As)、銻(Sb)、鉍(Bi)或它們的組合，可以用作摻雜劑以在第四外延層143中形成η阱。
[0086]在一些實施例中，將形成P-溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(P-溝道MOSFET)和η-溝道MOSFET的有源區(qū)由諸如鍺或硅鍺的基本上相同的材料制成。在一些其他實施例中，將形成P-溝道MOSFET的有源區(qū)由鍺或硅鍺制成，并且將形成η-溝道MOSFET的有源區(qū)由一個或多個II1-V族化合物形成。在這樣的實施例中，將形成P-溝道MOSFET的有源區(qū)和將形成η-溝道MOSFET的有源區(qū)可以分別地形成。換言之，形成、圖案化和注入第一外延層120、第二外延層130、第三外延層140和第四外延層143以形成一些有源區(qū)，并且然后形成和注入一個或多個其他外延層以形成一些其他有源區(qū)。
[0087]參考圖17。多個隔離結(jié)構(gòu)150至少部分地形成在第四外延層143中以使有源區(qū)145分隔開。在一些實施例中，隔離結(jié)構(gòu)150是，例如，淺溝槽隔離(STI)結(jié)構(gòu)。具體地，在第四外延層143上形成硬掩模層并且圖案化硬掩模層以在其中形成開口，從而暴露出第四外延層143的部分。然后，蝕刻第四外延層143的暴露部分以在第四外延層143中形成溝槽152。用于形成溝槽152的蝕刻可以是，例如，反應(yīng)離子蝕刻(RIE)。在形成溝槽152之后，介電材料154過填充溝槽152。介電材料154是，例如，氧化硅、氮化硅、固化的可流動的介電材料或它們的組合。然后，通過，例如，化學(xué)機(jī)械拋光(CMP)去除溝槽154外面的過量的介電材料154。在CMP之后，從第四外延層143去除硬掩模層以形成隔離結(jié)構(gòu)150。
[0088]在形成隔離結(jié)構(gòu)150之后，可以實施一個或多個工藝步驟以在有源區(qū)145上形成有源器件的一個或多個部件，諸如η-溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(η-溝道MOSFET)、ρ-溝道MOSFET、平坦MOSFET或鰭式場效應(yīng)晶體管(finFET)。由于穿透位錯(TD)限制于第一凹槽112和第二凹槽132中，并且從第一外延層120、第二外延層130、第三外延層140和第四外延層143之間的界面產(chǎn)生的TD減小，所以在有源區(qū)145中的TD可以被消除或減少到可接受的水平。
[0089]—些實施例將缺陷陷阱凹槽并入異質(zhì)外延結(jié)構(gòu)內(nèi)。缺陷陷阱凹槽可以限制從不同材料之間的界面產(chǎn)生的穿透位錯(TD)并且防止TD延伸至有源區(qū)內(nèi)。此外，缺陷陷阱凹槽是多維布置的，并且因此沿著不同方向延伸的TD可以限制于缺陷陷阱凹槽。
[0090]根據(jù)一些實施例，一種半導(dǎo)體結(jié)構(gòu)包括襯底、至少一個第一外延層和至少一個第二外延層。襯底具有在其中多維布置的多個凹槽。第一外延層至少設(shè)置在襯底的凹槽中。第二外延層設(shè)置在第一外延層上。
[0091]根據(jù)一些實施例，一種半導(dǎo)體結(jié)構(gòu)包括至少一個第一晶體層和至少一個第二晶體層。第一晶體層具有沿著至少兩條相交線布置的多個凹槽。第二晶體層設(shè)置在第一晶體層的凹槽中和第一晶體層上。
[0092]根據(jù)一些實施例，提供了一種用于制造半導(dǎo)體結(jié)構(gòu)的方法。該方法包括在第一晶體層中形成多個多維布置的第一凹槽；以及至少在第一晶體層的凹槽中形成至少一個第二晶體層并且在第二晶體層上形成至少一個第三晶體層。
[0093]根據(jù)本發(fā)明的一些實施例，提供了一種半導(dǎo)體結(jié)構(gòu)，包括:襯底，具有多維地布置在所述襯底中的多個凹槽；至少一個第一外延層，至少設(shè)置在所述襯底的凹槽中；以及至少一個第二外延層，設(shè)置在所述第一外延層上。
[0094]在上述半導(dǎo)體結(jié)構(gòu)中，還包括:至少一個第三外延層，設(shè)置在所述第二外延層上。
[0095]在上述半導(dǎo)體結(jié)構(gòu)中，所述第二外延層的晶格參數(shù)介于所述第三外延層的晶格參數(shù)和所述襯底的晶格參數(shù)之間。
[0096]在上述半導(dǎo)體結(jié)構(gòu)中，所述第二外延層中具有多個凹槽；并且還包括:至少一個第三外延層，至少設(shè)置在所述第二外延層的凹槽中。
[0097]在上述半導(dǎo)體結(jié)構(gòu)中，所述第二外延層的凹槽是多維布置的。
[0098]在上述半導(dǎo)體結(jié)構(gòu)中，所述第二外延層的凹槽不與所述襯底的凹槽對準(zhǔn)。
[0099]在上述半導(dǎo)體結(jié)構(gòu)中，還包括:至少一個隔離結(jié)構(gòu)，至少部分地設(shè)置在所述第二外延層中。
[0100]在上述半導(dǎo)體結(jié)構(gòu)中，所述第二外延層進(jìn)一步設(shè)置在所述襯底上，并且所述第一外延層和所述襯底之間的第一晶格失配大于所述第二外延層和所述襯底之間的第二晶格失配。
[0101]在上述半導(dǎo)體結(jié)構(gòu)中，所述襯底的凹槽以交錯的模式布置。
[0102]在上述半導(dǎo)體結(jié)構(gòu)中，所述襯底的凹槽以非交錯的模式布置。
[0103]根據(jù)本發(fā)明的另一些實施例，還提供了一種半導(dǎo)體結(jié)構(gòu)，包括:至少一個第一晶體層，具有沿著至少兩條相交線布置的多個凹槽；以及至少一個第二晶體層，設(shè)置在所述第一晶體層的凹槽中和所述第一晶體層上。
[0104]在上述半導(dǎo)體結(jié)構(gòu)中，所述第一晶體層和多個所述第二晶體層的晶格參數(shù)從所述第一晶體層朝著遠(yuǎn)離所述第一晶體層的方向變化。
[0105]在上述半導(dǎo)體結(jié)構(gòu)中，多個所述第二晶體層的至少一個中具有多個凹槽。
[0106]在上述半導(dǎo)體結(jié)構(gòu)中，多個所述第二晶體層的至少一個具有沿著至少兩個相交線布置的多個凹槽。
[0107]在上述半導(dǎo)體結(jié)構(gòu)中，多個所述第二晶體層的至少一個具有與所述第一晶體層的凹槽交錯的多個凹槽。
[0108]在上述半導(dǎo)體結(jié)構(gòu)中，還包括:至少一個隔離結(jié)構(gòu)，至少部分地設(shè)置在所述第二晶體層中。
[0109]根據(jù)本發(fā)明的又一些實施例，還提供了一種用于制造半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括:在第一晶體層中形成多個多維地布置的第一凹槽；以及至少在所述第一晶體層的凹槽中形成至少一個第二晶體層，并且在所述第二晶體層上形成至少一個第三晶體層。
[0110]在上述方法中，還包括:在所述第三晶體層上形成至少一個第四晶體層，其中，介于所述第三晶體層和所述第一晶體層之間的第一晶格失配小于介于所述第四晶體層和所述第一晶體層之間的第二晶格失配。
[0111]在上述方法中，還包括:在所述第三晶體層中形成多個第二凹槽；以及至少在所述第二凹槽中形成至少一個第四晶體層。
[0112]在上述方法中，還包括:在所述第三晶體層中至少部分地形成至少一個隔離結(jié)構(gòu)。
[0113]上面概述了若干實施例的特征，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與本文所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。
【主權(quán)項】
1.一種半導(dǎo)體結(jié)構(gòu)，包括: 襯底，具有多維地布置在所述襯底中的多個凹槽； 至少一個第一外延層，至少設(shè)置在所述襯底的凹槽中；以及 至少一個第二外延層，設(shè)置在所述第一外延層上。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，還包括: 至少一個第三外延層，設(shè)置在所述第二外延層上。3.根據(jù)權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第二外延層的晶格參數(shù)介于所述第三外延層的晶格參數(shù)和所述襯底的晶格參數(shù)之間。4.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第二外延層中具有多個凹槽；并且 還包括: 至少一個第三外延層，至少設(shè)置在所述第二外延層的凹槽中。5.根據(jù)權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第二外延層的凹槽是多維布置的。6.根據(jù)權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第二外延層的凹槽不與所述襯底的凹槽對準(zhǔn)。7.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，還包括: 至少一個隔離結(jié)構(gòu)，至少部分地設(shè)置在所述第二外延層中。8.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第二外延層進(jìn)一步設(shè)置在所述襯底上，并且所述第一外延層和所述襯底之間的第一晶格失配大于所述第二外延層和所述襯底之間的第二晶格失配。9.一種半導(dǎo)體結(jié)構(gòu)，包括: 至少一個第一晶體層，具有沿著至少兩條相交線布置的多個凹槽；以及 至少一個第二晶體層，設(shè)置在所述第一晶體層的凹槽中和所述第一晶體層上。10.一種用于制造半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括: 在第一晶體層中形成多個多維地布置的第一凹槽；以及 至少在所述第一晶體層的凹槽中形成至少一個第二晶體層，并且在所述第二晶體層上形成至少一個第三晶體層。
【文檔編號】H01L29/06GK105895585SQ201510755897
【公開日】2016年8月24日
【申請日】2015年11月9日
【發(fā)明人】李東穎, 陳孟谷, 黃玉蓮
【申請人】臺灣積體電路制造股份有限公司