包括鰭結(jié)構(gòu)的半導體器件及其制造方法

文檔序號：10536944閱讀：232來源：國知局

包括鰭結(jié)構(gòu)的半導體器件及其制造方法
【專利摘要】一種半導體器件包括FinFET晶體管。FinFET晶體管包括在第一方向上延伸的第一鰭結(jié)構(gòu)、柵極堆疊件以及源極和漏極。柵極堆疊件包括柵電極層和柵極介電層，柵極結(jié)構(gòu)覆蓋鰭結(jié)構(gòu)的部分并且在與第一方向垂直的第二方向上延伸。每個源極和漏極均包括設(shè)置在鰭結(jié)構(gòu)上方的應力源層。應力源層將應力施加至位于柵極堆疊件下面的鰭結(jié)構(gòu)的溝道層。應力源層穿透至柵極堆疊件的下面。在與第一方向和第二方向垂直的第三方向上的應力源層和位于柵極堆疊件下面的鰭結(jié)構(gòu)之間的垂直界面包括平坦部分。本發(fā)明還提供了用于制造半導體器件的方法。
【專利說明】
包括鰭結(jié)構(gòu)的半導體器件及其制造方法
[0001] 相關(guān)申請
[0002] 本申請要求2015年2月13日提交的美國臨時申請第62/116321號的優(yōu)先權(quán)，其全部內(nèi)容結(jié)合于此作為參考。
技術(shù)領(lǐng)域
[0003] 本發(fā)明涉及半導體集成電路，更具體地，涉及具有鰭結(jié)構(gòu)的半導體器件及其制造工藝。
【背景技術(shù)】
[0004] 隨著半導體工業(yè)已經(jīng)進入到納米技術(shù)工藝節(jié)點以追求更高的器件密度、更高的性能和更低的成本，來自制造和設(shè)計問題的挑戰(zhàn)已經(jīng)導致諸如鰭式場效應晶體管(FinFET)的三維設(shè)計的發(fā)展。FinFET器件通常包括具有高高寬比的半導體鰭，并且其中，形成半導體晶體管器件的源極/漏極區(qū)。利用溝道和源極/漏極區(qū)的增大的表面區(qū)的優(yōu)勢，在鰭結(jié)構(gòu)上方和沿著鰭結(jié)構(gòu)的側(cè)面(例如，包裹)形成柵極以產(chǎn)生更快、更可靠和更好控制的半導體晶體管器件。在一些器件中，例如，利用硅鍺(SiGe)或碳化硅(SiC)的FinFET的源極/漏極(S/D) 部分中的應變材料可以用于增強載流子迀移率。

【發(fā)明內(nèi)容】

[0005] 根據(jù)本發(fā)明的一個方面，提供了一種半導體器件，包括：
[0006] 第一 FinFET晶體管，包括：
[0007] 第一鰭結(jié)構(gòu)，在第一方向上延伸；
[0008] 第一柵極堆疊件，包括第一柵電極層和第一柵極介電層，覆蓋第一鰭結(jié)構(gòu)的部分并且在與第一方向垂直的第二方面上延伸;和
[0009] 第一源極和第一漏極，每個第一源極和第一漏極均包括設(shè)置在第一鰭結(jié)構(gòu)上方的第一應力源層，第一應力源層將應力施加至位于第一柵極堆疊件下面的第一鰭結(jié)構(gòu)的溝道層，
[0010]其中，第一應力源層穿透至第一柵極堆疊件下面，以及
[0011 ]在與第一方向和第二方向垂直的第三方向上的第一應力源層和位于第一柵極堆疊件下面的第一鰭結(jié)構(gòu)之間的垂直界面包括第一平坦部分。
[0012] 根據(jù)本發(fā)明的一個實施例，沿著第二方向的位于第一柵極堆疊件下面的第一鰭結(jié) 構(gòu)的寬度W1和沿著第二方向的第一平坦部分的寬度W2滿足0.5 X Wl < W2 < W1。
[0013] 根據(jù)本發(fā)明的一個實施例，W1和W2滿足0 · 7 X WH2 < 0 · 95 X W1。
[0014] 根據(jù)本發(fā)明的一個實施例，沿著第二方向的位于第一柵極堆疊件下面的第一鰭結(jié) 構(gòu)的寬度W1和沿著第二方向的第一平坦部分的寬度W2滿足11<12〈11+2\1'，其中，1'是第一柵極介電層的厚度。
[0015] 根據(jù)本發(fā)明的一個實施例，第一鰭結(jié)構(gòu)包括Si，并且第一應力源層包括SiC。
[0016] 根據(jù)本發(fā)明的一個實施例，每個第一源極和第一漏極進一步包括第一覆蓋層，第一覆蓋層包括設(shè)置在第一應力源層上方的Si。
[0017] 根據(jù)本發(fā)明的一個實施例，第一鰭結(jié)構(gòu)包括Si，并且第一應力源層包括SiGe。
[0018] 根據(jù)本發(fā)明的一個實施例，每個第一源極和第一漏極進一步包括第一覆蓋層，第一覆蓋層包括設(shè)置在第一應力源層上方的Si。
[0019] 根據(jù)本發(fā)明的另一個方面，提供了一種用于制造半導體器件的方法，包括：
[0020] 在鰭結(jié)構(gòu)上方形成包括柵電極層和柵極介電層的柵極堆疊件，鰭結(jié)構(gòu)的底部由隔離絕緣層覆蓋；
[0021] 通過去除未由柵極堆疊件覆蓋的鰭結(jié)構(gòu)的部分和位于柵極堆疊件下面的鰭結(jié)構(gòu) 的部分形成凹進部分，從而使得凹進部分的底部位于隔離絕緣層的上表面下方，并且凹進部分穿透至柵極堆疊件下面；
[0022]在凹進部分中形成應力源層，其中：
[0023] 鰭結(jié)構(gòu)在第一方向上延伸，并且柵極堆疊件在與第一方向垂直的第二方面上延伸，以及
[0024] 在形成凹進部分中，在與第一方向和第二方向垂直的第三方向上的位于柵極堆疊件下面的鰭結(jié)構(gòu)上的凹進部分的垂直端面包括平坦部分。
[0025] 根據(jù)本發(fā)明的一個實施例，沿著第二方向的位于柵極堆疊件下面的鰭結(jié)構(gòu)的寬度 W1和沿著第二方向的凹進部分的平坦部分的寬度W3滿足0.5 X Wl < W3 < W1。
[0026]根據(jù)本發(fā)明的一個實施例，在形成應力源層之后，應力源層和位于柵極堆疊件下面的鰭結(jié)構(gòu)之間的垂直界面包括平坦部分。
[0027] 根據(jù)本發(fā)明的一個實施例，沿著第二方向的位于柵極堆疊件下面的鰭結(jié)構(gòu)的寬度 W1和沿著第二方向的垂直界面的平坦部分的寬度W2滿足0.5 X Wl < W2 < W1。
[0028] 根據(jù)本發(fā)明的一個實施例，沿著第二方向的位于柵極堆疊件下面的鰭結(jié)構(gòu)的寬度 W1和沿著第二方向的垂直界面的平坦部分的寬度W2滿足W1 <W2〈W1+2XT，其中，T是柵極介電層的厚度。
[0029] 根據(jù)本發(fā)明的一個實施例，形成凹進部分包括各向異性蝕刻和之后的各項同性蝕刻。
[0030] 根據(jù)本發(fā)明的又一方面，提供了一種用于制造半導體器件的方法，包括：
[0031] 在第一鰭結(jié)構(gòu)上方形成包括第一柵電極層和第一柵極介電層的第一柵極堆疊件，第一鰭結(jié)構(gòu)的底部由隔離絕緣層覆蓋；
[0032] 在第二鰭結(jié)構(gòu)上方形成包括第二柵電極層和第二柵極介電層的第二柵極堆疊件，第二鰭結(jié)構(gòu)的底部由隔離絕緣層覆蓋；
[0033] 通過形成第一覆蓋層覆蓋第二柵極堆疊件和第二鰭結(jié)構(gòu)；
[0034] 通過去除未由第一柵極堆疊件覆蓋的第一鰭結(jié)構(gòu)的部分和位于第一柵極堆疊件下面的第一鰭結(jié)構(gòu)的部分來形成第一凹進部分，從而使得第一凹進部分的底部位于隔離絕緣層的上表面下方，并且第一凹進部分穿透至第一柵極堆疊件下面；
[0035]在凹進部分中形成第一應力源層；
[0036]通過形成第二覆蓋層覆蓋第一柵極堆疊件和具有第一應力源層的第一鰭結(jié)構(gòu)，并且通過去除第一覆蓋層暴露第二柵極堆疊件和第二鰭結(jié)構(gòu)；
[0037]通過去除未由第二柵極堆疊件覆蓋的第二鰭結(jié)構(gòu)的部分和位于第二柵極堆疊件下面的第二鰭結(jié)構(gòu)的部分形成第二凹進部分，從而使得第二凹進部分的底部位于隔離絕緣層的上表面下方，并且第二凹進部分穿透至第二柵極堆疊件下面;并且 [0038]在第二凹進部分中形成第二應力源層，其中：
[0039] 第一鰭結(jié)構(gòu)在第一方向上延伸，并且第一柵極堆疊件和第二柵極堆疊件在與第一方向垂直的第二方向上延伸；
[0040] 在形成第一凹進部分中，在與第一方向和第二方向垂直的第三方向上的位于第一柵極堆疊件下面的第一鰭結(jié)構(gòu)上的第一凹進部分的垂直端部包括第一平坦部分，以及
[0041] 在形成第二凹進部分中，在第三方向上的位于第二柵極堆疊件下面的第二鰭結(jié)構(gòu) 上的第二凹進部分的垂直端部包括第二平坦部分。
[0042]根據(jù)本發(fā)明的一個實施例，在形成第一應力源層和第二應力源層之后，第一應力源層和位于第一柵極堆疊件下面的第一鰭結(jié)構(gòu)之間的第一垂直界面與第二應力源層和位于第一柵極堆疊件下面的第二鰭結(jié)構(gòu)之間的第二垂直界面中的至少一個包括平坦界面部分。
[0043]根據(jù)本發(fā)明的一個實施例，沿著第二方向的平坦界面部分的寬度W2滿足0.5 XW1 < W2 < W1，其中，W1是第一鰭結(jié)構(gòu)和第二鰭結(jié)構(gòu)的相應的一個的寬度。
[0044]根據(jù)本發(fā)明的一個實施例，沿著第二方向的平坦界面部分的寬度W2滿足W1 <W2〈 Wl+2 X T，其中，W1是第一鰭結(jié)構(gòu)和第二鰭結(jié)構(gòu)的相應的一個的寬度，并且T是第一柵極介電層和第二柵極介電層中的相應的一個的厚度。
[0045]根據(jù)本發(fā)明的一個實施例，形成第一凹進部分和形成第二凹進部分中的至少一個包括各向異性蝕刻和之后的各項同性蝕刻。
[0046] 根據(jù)本發(fā)明的一個實施例，包括第一柵極堆疊件的第一 FET具有與包括第二柵極堆疊件的第二FET不同的導電類型。
【附圖說明】
[0047] 當結(jié)合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各方面。應該強調(diào)，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0048]圖1是用于制造具有鰭結(jié)構(gòu)的半導體FET器件(FinFET)的示例性工藝流程圖；和 [0049]圖2至圖17C示出了根據(jù)本發(fā)明的一個實施例的用于制造 FinFET的示例性工藝。
【具體實施方式】
[0050]應該理解，以下公開內(nèi)容提供了許多用于實現(xiàn)本發(fā)明的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，元件的尺寸不限于公開的范圍或值，但是可以取決于器件的工藝條件和/或期望的特性。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。為了簡單和清楚，可以以不同的比例任意繪制各個部件。
[0051 ]而且，為便于描述，在此可以使用諸如"在…之下"、"在…下方"、"下部"、"在…之上"、"上部"等的空間相對術(shù)語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向（旋轉(zhuǎn)90度或在其他方位上），而本文使用的空間相對描述符可以同樣地作相應的解釋。此外，術(shù)語"由…制成"可以指"包括"或"由…組成"。 [0052]圖1是用于制造具有鰭結(jié)構(gòu)的半導體FET(FinFET)的示例性流程圖。流程圖僅示出了用于FinFET器件的整個制造工藝的相關(guān)部分。應該理解，可以在由圖1示出的工藝之前、期間和之后提供額外的操作，并且對于方法的額外實施例，可以代替或消除下面描述的一些操作。操作/工藝的順序可以是可互換的。此外，在美國專利第8,440,517號中公開了用于在鰭結(jié)構(gòu)中制造具有應變材料(或應力源）的凹進的S/D結(jié)構(gòu)的一般操作，其全部內(nèi)容結(jié)合于此作為參考。
[0053]在步驟S1001中，在襯底上方制造鰭結(jié)構(gòu)。在步驟S1002中，在鰭結(jié)構(gòu)的部分上方形成包括柵極介電層和柵電極的柵極結(jié)構(gòu)。在步驟S1003中，通過覆蓋層覆蓋用于第二類型的 FET(例如，p型FET)的區(qū)域以保護第二類型的FET的區(qū)域免受隨后的用于第一類型的FET(例如，η型FET)的工藝的影響。在步驟S1004中，使未由柵極結(jié)構(gòu)覆蓋的鰭結(jié)構(gòu)凹進。在步驟 S1005中，在鰭結(jié)構(gòu)的凹進部分中形成應力源層。在形成用于第一類型的FET的應力源結(jié)構(gòu) 之后，在步驟S1006中，通過覆蓋層覆蓋用于第一類型的FET的區(qū)域以保護具有應力源結(jié)構(gòu) 的第一類型的FET免受隨后的用于第二類型的FET的工藝的影響。在步驟S1007中，使用于第二類型的FET的未由柵極結(jié)構(gòu)覆蓋的鰭結(jié)構(gòu)凹進。在步驟S1008中，在用于第二類型的FET的鰭結(jié)構(gòu)的凹進部分中形成應力源層?？赡苁紫忍幚恙毙虵ET，然后再處理η型FET。
[0054] 參照圖2至圖17C，描述了FinFET的示例性制造工藝的細節(jié)。
[0055] 圖2是根據(jù)一個實施例的處于制造工藝的各個階段的其中一個階段的具有襯底10 的FinFET器件1的示例性截面圖。
[0056] 為了制造鰭結(jié)構(gòu)，通過例如熱氧化工藝和/或化學汽相沉積(CVD)工藝在襯底10上方形成掩模層。例如，襯底10是具有在約1.12 X 1015cnf3和約1.68X 1015cnf3的范圍內(nèi)的雜質(zhì) 濃度的P型硅襯底。在其他實施例中，襯底10是具有在約〇. 905 X 1015cm_3和約2.34 X 1015cnf3 的范圍內(nèi)的雜質(zhì)濃度的η型硅襯底。例如，在一些實施例中，掩模層包括襯墊氧化物(例如，氧化硅)層和氮化硅掩膜層。
[0057] 可選地，襯底10可以包括其他元素半導體，諸如鍺;化合物半導體，包括諸如SiC和 SiGe 的 IV-IV 族化合物半導體，諸如 GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、A1 InAs、 AlGaAs、GaInAs、GaInP和/或GalnAsP的III-V族化合物半導體;或它們的組合。在一個實施例中，襯底10是SOI(絕緣體上硅)襯底的硅層。當使用SOI襯底時，鰭結(jié)構(gòu)可以從SOI襯底的硅層突出或者可以從SOI襯底的絕緣體層突出。在后面的情況下，SOI襯底的硅層用于形成鰭結(jié)構(gòu)。諸如非晶Si或非晶SiC的非晶襯底或者諸如氧化硅的絕緣材料也可以用作襯底10。襯底10可以包括已經(jīng)合適地摻雜有雜質(zhì)（例如，P型或η型導電性）的各個區(qū)。
[0058] 可以通過使用熱氧化或CVD工藝形成襯墊氧化物層?？梢酝ㄟ^諸如濺射方法的物理汽相沉積（PVD)、CVD、等離子體增強化學汽相沉積（PECVD)、大氣壓化學汽相沉積 (APCVD)、低壓CVD (LPCVD)、高密度等離子體CVD (HDPCVD)、原子層沉積(ALD)和/或其他工藝形成氮化硅掩模層。
[0059] 在一些實施例中，襯墊氧化物層的厚度在約2nm至約15nm的范圍內(nèi)，并且氮化娃掩膜層的厚度在約2nm至約50nm的范圍內(nèi)。在掩膜層上方進一步形成掩模圖案。例如，掩模圖案是通過光刻操作形成的光刻膠圖案。
[0060] 通過將掩模圖案用作蝕刻掩模，形成襯墊氧化物層101和氮化硅掩膜層102的硬掩模圖案100。在一些實施例中，硬掩模圖案100的寬度在約5nm至約40nm的范圍內(nèi)。在特定實施例中，硬掩模圖案100的寬度在約7nm至約12nm的范圍內(nèi)。
[0061] 如圖2所示，通過將硬掩模圖案100用作蝕刻掩模，通過使用干蝕刻方法和/或濕蝕刻方法的溝槽蝕刻將襯底10圖案化成鰭結(jié)構(gòu)20。鰭結(jié)構(gòu)20的高度(在Z方向上)在約1 OOnm至約300nm的范圍內(nèi)。在特定實施例中，高度在約50nm至約100nm的范圍內(nèi)。當鰭結(jié)構(gòu)的高度不均勻時，可以從對應于鰭結(jié)構(gòu)的平均高度的平面測量從襯底的高度。
[0062] 在該實施例中，塊狀硅晶圓用作起始材料并且構(gòu)成襯底10。然而，在一些實施例中，其他類型的襯底可以用作襯底10。例如，絕緣體上硅(SOI)晶圓可以用作起始材料，并且 S0I晶圓的絕緣體層構(gòu)成襯底10，并且S0I晶圓的硅層用于鰭結(jié)構(gòu)20。
[0063] 如圖2所示，分別在第一器件區(qū)1A和第二器件區(qū)1B中在Y方向上設(shè)置彼此鄰近的兩個鰭結(jié)構(gòu)20。然而，鰭結(jié)構(gòu)的數(shù)量不限于兩個。數(shù)量可以是一個、三個、四個或五個或更多。此外，可以鄰近鰭結(jié)構(gòu)20的兩側(cè)設(shè)置多個偽鰭結(jié)構(gòu)的一個以改進圖案化工藝中的圖案保真度。鰭結(jié)構(gòu)20的寬度W1在一些實施例中在約5nm至約40nm的范圍內(nèi)，并且在特定實施例中可以在約7nm至約15nm的范圍內(nèi)。鰭結(jié)構(gòu)20的高度H1在一些實施例中在約100nm至約300nm的范圍內(nèi)，并且在其他實施例中可以在約50nm至約100nm的范圍內(nèi)。鰭結(jié)構(gòu)20之間的間隔S1在一些實施例中在約5nm至約80nm的范圍內(nèi)，并且在其他實施例中可以在約7nm至約15nm的范圍內(nèi)。然而，本領(lǐng)域技術(shù)人員將認識到，整個說明書中列舉的尺寸和值僅是實例，并且可以改變?yōu)檫m合不同比例的集成電路。
[0064] 在該實施例中，第一器件區(qū)1A用于η型FinFET，并且第二器件區(qū)1B用于p型FinFET。 [0065]圖3是根據(jù)一個實施例的處于制造工藝的各個階段的一個的具有鰭結(jié)構(gòu)20的 FinFET器件1的示例性截面圖。
[0066]如圖3所示，隔離絕緣層50形成在襯底10上方以完全覆蓋鰭結(jié)構(gòu)20。
[0067] 例如，隔離絕緣層50由通過LPCVD(低壓化學汽相沉積）、等離子體CVD或可流動CVD 形成的二氧化硅制成。在可流動CVD中，沉積可流動介電材料，而不是氧化硅。如它們的名字提到的，可流動介電材料在沉積期間可以"流動"從而以高高寬比填充間隙或間隔。通常地，將各種化學物質(zhì)添加至含硅前體以允許沉積的膜流動。在一些實施例中，添加氮氫鍵。可流動電介質(zhì)前體、特別地可流動氧化硅前體的實例包括硅酸鹽、硅氧烷、甲基倍半硅氧烷 (MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)、全氫聚硅氮烷(PSZ)、正硅酸乙酯 (TE0S)或諸如三硅烷胺(TSA)的硅烷胺。在多個操作工藝中形成這些可流動的氧化硅材料。在沉積可流動膜之后，固化并且然后退火可流動膜以去除不期望的元素，從而形成氧化硅。當去除不期望的元素時，可流動膜致密并且縮小。在一些實施例中，進行多個退火工藝。在諸如在從約l〇〇〇°C至約1200°C的范圍內(nèi)的溫度下，固化和退火可流動膜多于一次并且持續(xù) 延長的時間，諸如總共30小時或以上?？梢酝ㄟ^使用S0G形成隔離絕緣層50。在一些實施例中，Si0、Si0N、Si0CN或氟摻雜的硅酸鹽玻璃(FSG)可以用作隔離絕緣層50。
[0068]圖4是根據(jù)一個實施例的處于制造工藝的各個階段的一個的具有鰭結(jié)構(gòu)20的 FinFET器件1的示例性截面圖。
[0069]在形成隔離絕緣層50之后，實施平坦化操作以去除隔離絕緣層50的部分和掩模層 100(襯墊氧化物層101和氮化硅掩模層102)。然后，如圖4所示，進一步去除隔離絕緣層50，從而使得暴露將變成溝道層的鰭結(jié)構(gòu)20的上部。平坦化操作可以包括化學機械拋光(CMP) 和/或回蝕刻工藝。
[0070] 在至少一個實施例中，可以使用濕工藝去除氮化硅層102,濕工藝使用熱H3P〇4,同時可以使用稀釋的HF酸去除襯墊氧化物層101 (如果由氧化硅形成）。在一些可選實施例中，可以在使隔離絕緣層50凹進之后實施掩模層100的去除。
[0071] 在特定實施例中，可以使用濕蝕刻工藝實施部分地去除隔離絕緣層50,例如，通過將襯底浸沒在氫氟酸(HF)中。在另一實施例中，可以使用干蝕刻工藝實施部分地去除隔離絕緣層50，例如，將CHF 3或BF3用作蝕刻氣體的干蝕刻工藝。
[0072] 在形成隔離絕緣層50之后，可以實施熱工藝（例如，退火工藝）以改進隔離絕緣層 50的質(zhì)量。在特定實施例中，在例如N2、Ar或He環(huán)境的惰性氣體環(huán)境中，在約900°C至約1050 °C的范圍內(nèi)的溫度下，通過使用快速熱退火(RTA)實施熱工藝約1.5秒至約10秒。
[0073]圖5是根據(jù)一個實施例的處于制造工藝的各個階段的一個的具有鰭結(jié)構(gòu)20的 FinFET器件1的示例性截面圖。圖6A和圖6B是沿著鰭結(jié)構(gòu)延伸的方向（X方向）的示例性截面圖。
[0074]在隔離絕緣層50和暴露的鰭結(jié)構(gòu)20上方形成柵極介電層105和多晶硅層，以及然后實施圖案化操作以獲得包括由多晶硅制成的柵電極層110A和110B以及柵極介電層105的柵極堆疊件。在一些實施例中，通過使用包括氮化硅層201和氧化物層202的硬掩模200,實施多晶硅層的圖案化。在其他實施例中，層201可以是氧化硅，而層202可以是氮化硅。柵極介電層105可以是通過00)、？￥0^0)、電子束蒸發(fā)或其他合適的工藝形成的氧化硅。在一些實施例中，柵極介電層105可以包括氮化娃、氮氧化娃或高k電介質(zhì)。高k電介質(zhì)包括金屬氧化物。用于高k電介質(zhì)的金屬氧化物的實例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、 ?1'、制、3111411、6(1、1'13、〇7、!1〇41'、1'111、￥13、1^1的氧化物和/或它們的組合。在一些實施例中，柵極介電層的厚度在約lnm至5nm的范圍內(nèi)。
[0075]在一些實施例中，柵電極層110A和110B可以包括單層或多層結(jié)構(gòu)。在本實施例中，柵電極層110A和110B可以包括多晶硅。此外，柵電極層110A和110B可以是具有均勻或非均勻摻雜的摻雜的多晶硅。在一些可選實施例中，柵電極層110A和110B可以包括諸如Al、Cu、 W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi的金屬、具有與襯底材料匹配的功函數(shù)的其他導電材料或它們的組合?？梢允褂弥T如六0)、00)、？￥0、鍍或它們的組合的合適的工藝形成柵電極層110A和110B。
[0076] 在本實施例中，在一些實施例中，柵電極層110A和110B的寬度W2在約30nm至約 60nm的范圍內(nèi)。
[0077] 此外，在柵電極層110A和110B的兩側(cè)處也形成側(cè)壁絕緣層80。側(cè)壁絕緣層80可以包括氧化硅、氮化硅、氮氧化硅或其他合適的材料。側(cè)壁絕緣層80可以包括單層或多層結(jié) 構(gòu)?？梢酝ㄟ^CVD、PVD、ALD或其他合適的技術(shù)形成側(cè)壁絕緣層的毯狀層。然后，對側(cè)壁絕緣層實施各向異性蝕刻以在柵極堆疊件的兩側(cè)上形成一對側(cè)壁絕緣層(間隔件)80。在一些實施例中，側(cè)壁絕緣層80的厚度在約5nm至約15nm的范圍內(nèi)。在特定實施例中，在這個階段可以不形成側(cè)壁絕緣層80。
[0078] 圖7A和圖7B是根據(jù)一個實施例的處于制造工藝的各個階段的一個的具有位于鰭結(jié)構(gòu)上方的柵極結(jié)構(gòu)的FinFET器件1的示例性截面圖，而圖7C是該FinFET器件1的示例性立體圖。
[0079] 如圖7A至圖7C所示，在第一和第二器件區(qū)中的柵極結(jié)構(gòu)和鰭結(jié)構(gòu)上方形成覆蓋層 120。在一些實施例中，覆蓋層120可以包括厚度在約5nm至約15nm的范圍內(nèi)的氮化硅。
[0080] 圖8A和圖8B是根據(jù)一個實施例的處于制造工藝的各個階段的一個的具有位于鰭結(jié)構(gòu)上方的柵極結(jié)構(gòu)的FinFET器件1的示例性截面圖，而圖8C是該FinFET器件1的示例性立體圖。
[0081] 如圖8A至圖8C所示，在覆蓋層上方形成掩蔽層130,并且通過使用光刻工藝在掩蔽層130上方形成另一掩模圖案135。如圖8B和圖8C所示，掩模圖案135覆蓋第二器件區(qū)1B。掩蔽層130可以包括有機材料。在一些實施例中，掩蔽層包括用于光刻工藝的底部抗反射涂層 (BARC)的材料。掩模圖案13 5可以包括光刻膠。
[0082]圖9A和圖9B是根據(jù)一個實施例的處于制造工藝的各個階段的一個的具有位于鰭結(jié)構(gòu)上方的柵極結(jié)構(gòu)的FinFET器件1的示例性截面圖。
[0083]通過使用掩模圖案135,蝕刻掩蔽層130,并且通過使用蝕刻的掩蔽層，蝕刻第一器件區(qū)中的覆蓋層120。如圖9A和圖9B所示，去除第一器件區(qū)1A中的覆蓋層120，而覆蓋層仍覆蓋第二器件區(qū)1B以保護第二器件區(qū)免受隨后的用于第一器件區(qū)的工藝的影響。在一些實施例中，在第二器件區(qū)1B上方形成光刻膠的單層，并且通過將光刻膠層用作掩模，蝕刻覆蓋層 120。在蝕刻覆蓋層120之后，去除掩蔽層130(和掩模圖案135,如果掩模圖案135保留）。 [0084]圖10A和圖10B是根據(jù)一個實施例的處于制造工藝的各個階段的一個的具有鰭結(jié) 構(gòu)20的FinFET器件1的示例性截面圖。
[0085] 使未由柵極結(jié)構(gòu)覆蓋的鰭結(jié)構(gòu)20的部分凹進以形成鰭結(jié)構(gòu)20的凹進部分140A。形成凹進部分140A，使得頂面141A位于隔離絕緣層50的頂面51下方。
[0086]在特定實施例中，將該對側(cè)壁絕緣層80用作硬掩模，實施偏置的蝕刻工藝以使未被保護或暴露的鰭結(jié)構(gòu)20的頂面凹進以形成凹進部分140A。
[0087] 如圖10A和圖10C所示，也蝕刻位于柵極堆疊件下方的鰭結(jié)構(gòu)20的部分。在一些實施例中，深度D1可以在約5nm至約10nm的范圍內(nèi)。端部142A可以位于側(cè)壁絕緣層80下方，或者在一些其他實施例中，端部142A可以位于柵電極層110A下方。
[0088]在本發(fā)明的一個實施例中，調(diào)整凹槽蝕刻工藝中的蝕刻條件以實現(xiàn)用于端部142A 的期望的輪廓。例如，隨著改變功率和/或偏置條件，使用利用包括CH4、CHF3、02、HBr、He、 C12、NF3和/或犯的工藝氣體的轉(zhuǎn)換耦合等離子體(TCPhTCP蝕刻包括各向異性蝕刻和隨后的各項同性蝕刻。在各項同性蝕刻中，偏置電壓設(shè)置為小于各向異性蝕刻中的偏置電壓。
[0089] 在一個實施例中，按照以下兩個條件實施各向異性蝕刻。條件2下的蝕刻在條件1 下的蝕刻之后。
[0090]
[0091 ] 如圖11A和圖11B所示，通過第一和第二各向異性蝕刻工藝，鰭結(jié)構(gòu)凹進。如圖1 ΙΑ 和圖11Β所示，位于柵極堆疊件下方的凹進部分140Α的端部142Α的端部輪廓具有大致圓形形狀。
[0092] 此外，在以下條件下實施各項同性蝕刻。
[0093]
?〇〇94?如圖12Α和圖12Β所示，通過各項同性蝕刻，位于柵極堆疊件下方的凹進部分的端部輪廓142Α具有平坦表面143Α。
[0095] 沿著Υ方向的位于凹進部分140Α中的鰭結(jié)構(gòu)20的表面處的平坦部分的寬度W4可以在約0.5 X Wl < W4 < W1 (鰭結(jié)構(gòu)20的寬度）的范圍內(nèi)。在一些實施例中，W4在約0.7 X Wl < W4 的范圍內(nèi)。
[0096] 應該注意，在凹槽蝕刻期間，也蝕刻設(shè)置在鰭結(jié)構(gòu)20的側(cè)面上的柵極介電層105。
[0097] 圖13Α和圖13Β是根據(jù)一個實施例的處于制造工藝的各個階段的一個的具有位于鰭結(jié)構(gòu)上方的柵極結(jié)構(gòu)的FinFET器件1的示例性截面圖，而圖13C是該FinFET器件1的示例性立體圖。
[0098] 在凹進部分140A中，形成第一應力源層300?？梢酝ㄟ^在凹進部分140A上方和在隔離絕緣層50之上選擇性生長應變材料來形成第一應力源層300。由于應變材料的晶格常數(shù) 與鰭結(jié)構(gòu)20和襯底10不同，所以使鰭結(jié)構(gòu)20的溝道區(qū)產(chǎn)生應變或應力以增大器件的載流子迀移率以及增強器件性能。
[0099] 在至少一個實施例中，諸如碳化硅(SiC)的應力源層300是通過LPCVD工藝外延生長的以形成η型FinFET的源極區(qū)和漏極區(qū)。在一些實施例中，使用Si3H8和SiH 3CH作為反應氣體，在約400°C至800°C的溫度和約1托至200托的壓力下實施LPCVD工藝。
[0100] 在本實施例中，第一應力源層300的選擇性生長繼續(xù)，直到材料300從凹進部分 140A的底部垂直地延伸從約10nm至100nm的范圍內(nèi)的距離并且在隔離絕緣層50的頂面上方水平地延伸。形成的第一應力源層300對應于η型FinFET的源極/漏極。
[0101] 當柵極堆疊件下面的凹進部分140A的端部輪廓包括如圖12A和圖12B所示的平坦表面143A時，應力源層300和鰭結(jié)構(gòu)20之間的界面也具有平坦表面。更具體地，如圖13D至圖 13G所示，界面可以包括平坦表面146和圓形部分147。在一些實施例中，平坦表面146的寬度 W4 '大于0.5 X W1 (鰭結(jié)構(gòu)20的寬度)并且等于或小于W1。在特定實施例中，W4 '為約0.7 X W1 或以上，并且在一些其他實施例中，W4'為約0.8 X W1或以上。W4'的最大值等于或小于W1，并且在一些實施例中，為0.9 XW1或以下，并且在一些其他實施例中，W4'為約0.95 XW1或以下。
[0102] 在特定實施例中，平坦部分的寬度W4'大于W1并且小于W1'（=W1+鰭結(jié)構(gòu)的兩側(cè)上的柵極介電層105的厚度）。
[0103] 寬度W4變得越大，應力源層300更有效地將應力施加至溝道層。
[0104]此外，在一些實施例中，在第一應力源層300上方形成覆蓋層310。當?shù)谝粦υ磳?300是SiC時，覆蓋層310是通過LPCVD工藝外延生長的Si。覆蓋層310增強通過第一應力源層 300對溝道層的應力的施加。
[0105] 在形成第一器件區(qū)1A(例如，η型FinFET)中的FinFET之后，以與第一器件區(qū)類似的方式處理第二器件區(qū)1B中的FinFET。
[0106] 圖14A和圖14B是根據(jù)一個實施例的處于制造工藝的各個階段的一個的具有鰭結(jié) 構(gòu)20的FinFET器件1的示例性截面圖，而圖14C是該FinFET器件1的示例性立體圖。
[0107] 類似于圖7A和圖7B，在第一和第二器件區(qū)中的柵極結(jié)構(gòu)和鰭結(jié)構(gòu)上方形成覆蓋層 140。在一些實施例中，覆蓋層140可以包括厚度在約5nm至約15nm的范圍內(nèi)的氮化硅。
[0108] 類似于圖8A至圖8C，在覆蓋層140上方形成掩蔽層150,并且通過光刻工藝在掩蔽層150上方形成另一掩模圖案155。掩模圖案155覆蓋如圖14A和圖14C所示的第一器件區(qū)1A。掩蔽層150可以包括有機材料。在一些實施例中，掩蔽層150包括用于光刻工藝的底部抗反射涂層(BARC)的材料。掩模圖案155可以包括光刻膠。
[0109] 圖15A和圖15B是根據(jù)一個實施例的處于制造工藝的各個階段的一個的具有鰭結(jié) 構(gòu)20的FinFET器件1的示例性截面圖.
[0110] 類似于圖9A和圖9B，通過使用掩模圖案155,蝕刻掩蔽層150,并且通過使用蝕刻的掩蔽層150,蝕刻第二器件區(qū)中的覆蓋層120和140。如圖15A和圖15B所示，去除第二器件區(qū) 1B中的覆蓋層120和140,而覆蓋層140仍覆蓋第一器件區(qū)1A以保護第一器件區(qū)免受隨后的用于第二器件區(qū)的工藝的影響。在一些實施例中，在第一器件區(qū)1A上方形成光刻膠的單層，并且通過使用光刻膠層，蝕刻第二器件區(qū)中的覆蓋層120和140。在蝕刻覆蓋層120和140之后，去除掩蔽層150(和掩模圖案155,如果掩模圖案155保留）。
[0111] 圖16A和圖16B是根據(jù)一個實施例的處于制造工藝的各個階段的一個的具有鰭結(jié) 構(gòu)20的FinFET器件1的示例性截面圖，而圖16C是該FinFET器件1的示例性立體圖。
[0112] 類似于圖10A，蝕刻第二器件區(qū)中的位于柵極結(jié)構(gòu)下面的鰭結(jié)構(gòu)20的部分。在一些實施例中，深度D2可以在約5nm至約10nm的范圍內(nèi)。端部142B可以位于側(cè)壁絕緣層80下面，或者在一些實施例中，端部142B可以位于柵電極層110B下面。
[0113] 在本實施例中，調(diào)整蝕刻工藝中的蝕刻條件以實現(xiàn)用于凹進部分140B的期望輪廓。類似于用于凹進部分140A的凹槽蝕刻，使用各項異性蝕刻和之后的各項同性蝕刻。如圖 12A和圖12B所示，通過使用各項同性蝕刻，位于柵極結(jié)構(gòu)下面的凹進部分的端部輪廓142B 可以包括平坦表面143A。
[0114] 圖17A和圖17B是根據(jù)一個實施例的處于制造工藝的各個階段的一個的具有位于鰭結(jié)構(gòu)上方的柵極結(jié)構(gòu)的FinFET器件1的示例性截面圖，而圖17C是該FinFET器件1的示例性立體圖。
[0115] 在凹進部分140B中，形成第二應力源層305?？梢酝ㄟ^在凹進部分140B上方和在隔離絕緣層50之上選擇性地生長應變材料來形成第二應力源層305。由于第二應變材料的晶格常數(shù)與鰭結(jié)構(gòu)20和襯底10不同，使鰭結(jié)構(gòu)20的溝道區(qū)產(chǎn)生應變或應力以增大器件的載流子迀移率和增強器件性能。
[0116] 在至少一個實施例中，諸如硅鍺(SiGe)的第二應力源層305是通過LPCVD工藝外延生長的以形成P型FinFET的源極區(qū)和漏極區(qū)。在一些實施例中，使用SiH4和GeH4作為反應氣體，在約400°C至800°C的溫度和約1托至200托的壓力下實施LPCVD工藝。
[0117] 在本實施例中，第二應力源層305的選擇性生長繼續(xù)，直到材料305從凹進部分 140B的底部垂直地延伸從約10nm至100nm的范圍內(nèi)的距離并且在隔離絕緣層50的頂面上方橫向地延伸。形成的第二應力源層305對應于p型FinFET的源極/漏極。
[0118]當柵極堆疊件下面的凹進部分140B的輪廓142B包括類似于圖12A和圖12B的平坦表面時，第二應力源層305和鰭結(jié)構(gòu)20之間的界面也具有平坦表面。更具體地，類似于圖 13G，界面可以包括平坦表面和圓形部分。在一些實施例中，平坦表面的寬度大于0.5 XW1 (鰭結(jié)構(gòu)20的寬度)并且小于W1。在特定實施例中，平坦表面的寬度為約0.7 XW1或以上，并且在一些其他實施例中，平坦表面的寬度為約0.8 XW1或以上。平坦表面的寬度的最大值小于W1，并且在一些實施例中，為0.9 XW1或以下，并且在一些實施例中，為約0.95 XW1或以下。
[0119]平坦表面的寬度變得越大，第二應力源層305更有效地將應力施加至溝道層。
[0120]此外，在一些實施例中，在第二應力源層305上方形成第二覆蓋層315。當?shù)诙?源層305是SiGe時，第二覆蓋層315是通過LPCVD工藝外延生長的Si。第二覆蓋層315增強通過第二應力源層305對溝道層的應力的施加。
[0121] 應該理解，第一和第二器件區(qū)中的FinFET可以經(jīng)受進一步的CMOS工藝以形成諸如接觸件/通孔、互連金屬層、介電層、鈍化層等的各種部件。更改的絕緣和應變結(jié)構(gòu)在FinFET 的溝道區(qū)內(nèi)提供了給定量的應變，從而增強了器件性能。
[0122] 本文中描述的各個實施例或?qū)嵗峁┝藘?yōu)于現(xiàn)有領(lǐng)域的若干優(yōu)勢。例如，通過在應力源層和位于柵極堆疊件下面的鰭結(jié)構(gòu)之間的界面中提供平坦部分，將應力更適當?shù)厥?加至溝道層。特別地，平坦界面的寬度變得越大，應力源層更適當?shù)貙κ┘又翜系缹印?br>[0123] 將理解，本文中不必討論所有的優(yōu)勢，沒有特定優(yōu)勢對于所有的實施例或?qū)嵗?是必需的，并且其他實施例或?qū)嵗梢蕴峁┎煌膬?yōu)勢。
[0124] 根據(jù)本發(fā)明的一個方面，一種半導體器件包括第一 FinFET晶體管。第一 FinFET晶體管包括在第一方向上延伸的第一鰭結(jié)構(gòu)、第一柵極堆疊件以及第一源極和漏極。第一柵極堆疊件包括第一柵電極層和第一柵極介電層，覆蓋第一鰭結(jié)構(gòu)的部分并且在與第一方向垂直的第二方面上延伸。每個第一源極和第一漏極均包括設(shè)置在第一鰭結(jié)構(gòu)上方的第一應力源層。第一應力源層將應力施加至位于第一柵極堆疊件下面的第一鰭結(jié)構(gòu)的溝道層。第一應力源層穿透至第一柵極堆疊件下面。在與第一方向和第二方向垂直的第三方向上的第一應力源層和位于第一柵極堆疊件下面的第一鰭結(jié)構(gòu)之間的垂直界面包括第一平坦部分。
[0125] 根據(jù)本發(fā)明的另一方面，一種用于制造半導體器件的方法包括在鰭結(jié)構(gòu)上方形成包括柵電極層和柵極介電層的柵極堆疊件。鰭結(jié)構(gòu)的底部由隔離絕緣層覆蓋。通過去除未由柵極堆疊件覆蓋的鰭結(jié)構(gòu)的部分和位于柵極堆疊件下面的鰭結(jié)構(gòu)的部分形成凹進部分。在形成凹進部分之后，凹進部分的底部位于隔離絕緣層的上表面下方，并且凹進部分穿透至柵極堆疊件下面。在凹進部分中形成應力源層。鰭結(jié)構(gòu)在第一方向上延伸，并且柵極堆疊件在與第一方向垂直的第二方面上延伸。在形成凹進部分中，在與第一方向和第二方向垂直的第三方向上的位于柵極堆疊件下面的鰭結(jié)構(gòu)上的凹進部分的垂直端面包括平坦部分。
[0126] 根據(jù)本發(fā)明的另一方面，一種用于制造半導體器件的方法包括在第一鰭結(jié)構(gòu)上方形成包括第一柵電極層和第一柵極介電層的第一柵極堆疊件，第一鰭結(jié)構(gòu)的底部由隔離絕緣層覆蓋。在第二鰭結(jié)構(gòu)上方形成包括第二柵電極層和第二柵極介電層的第二柵極堆疊件。第二鰭結(jié)構(gòu)的底部由隔離絕緣層覆蓋。通過形成第一覆蓋層覆蓋第二柵極堆疊件和第二鰭結(jié)構(gòu)。通過去除未由第一柵極堆疊件覆蓋的第一鰭結(jié)構(gòu)的部分和位于第一柵極堆疊件下面的第一鰭結(jié)構(gòu)的部分來形成第一凹進部分。第一凹進部分的底部而位于隔離絕緣層的上表面下方，并且第一凹進部分穿透至第一柵極堆疊件下面。在凹進部分中形成第一應力源層。然后，通過形成第二覆蓋層覆蓋第一柵極堆疊件和具有第一應力源層的第一鰭結(jié)構(gòu)，并且通過去除第一覆蓋層暴露第二柵極堆疊件和第二鰭結(jié)構(gòu)。通過去除未由第二柵極堆疊件覆蓋的第二鰭結(jié)構(gòu)的部分和位于第二柵極堆疊件下面的第二鰭結(jié)構(gòu)的部分形成第二凹進部分。第二凹進部分的底部位于隔離絕緣層的上表面下方，并且第二凹進部分穿透至第二柵極堆疊件下面。在第二凹進部分中形成第二應力源層。第一鰭結(jié)構(gòu)在第一方向上延伸，并且第一柵極堆疊件和第二柵極堆疊件在于第一方向垂直的第二方向上延伸。在形成第一凹進部分中，在與第一方向和第二方向垂直的第三方向上的位于第一柵極堆疊件下面的第一鰭結(jié)構(gòu)上的第一凹進部分的垂直端部包括第一平坦部分。在形成第二凹進部分中，在第三方向上的位于第二柵極堆疊件下面的第二鰭結(jié)構(gòu)上的第二凹進部分的垂直端部包括第二平坦部分。
[0127]上面概述了若干實施例的特征，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的方面。本領(lǐng)域技術(shù)人員應該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與本文所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。
【主權(quán)項】
1. 一種半導體器件，包括：第一 FinFET晶體管，包括：第一鰭結(jié)構(gòu)，在第一方向上延伸；第一柵極堆疊件，包括第一柵電極層和第一柵極介電層，覆蓋所述第一鰭結(jié)構(gòu)的部分并且在與所述第一方向垂直的第二方面上延伸;和第一源極和第一漏極，每個所述第一源極和所述第一漏極均包括設(shè)置在所述第一鰭結(jié) 構(gòu)上方的第一應力源層，所述第一應力源層將應力施加至位于所述第一柵極堆疊件下面的所述第一鰭結(jié)構(gòu)的溝道層，其中，所述第一應力源層穿透至所述第一柵極堆疊件下面，以及在與所述第一方向和所述第二方向垂直的第三方向上的所述第一應力源層和位于所述第一柵極堆疊件下面的所述第一鰭結(jié)構(gòu)之間的垂直界面包括第一平坦部分。2. 根據(jù)權(quán)利要求1所述的半導體器件，其中，沿著所述第二方向的位于所述第一柵極堆疊件下面的所述第一鰭結(jié)構(gòu)的寬度Wl和沿著所述第二方向的所述第一平坦部分的寬度W2 i^&0.5XWl<W2<Wl。3. 根據(jù)權(quán)利要求2所述的半導體器件，其中，Wl和W2滿足0.7 XWl < W2 < 0.95 XWl。4. 根據(jù)權(quán)利要求1所述的半導體器件，其中，沿著所述第二方向的位于所述第一柵極堆疊件下面的所述第一鰭結(jié)構(gòu)的寬度Wl和沿著所述第二方向的所述第一平坦部分的寬度W2 滿足11<12〈11+2\1'，其中，1'是所述第一柵極介電層的厚度。5. 根據(jù)權(quán)利要求1所述的半導體器件，其中，所述第一鰭結(jié)構(gòu)包括Si，并且所述第一應力源層包括SiC。6. 根據(jù)權(quán)利要求5所述的半導體器件，其中，每個所述第一源極和所述第一漏極進一步包括第一覆蓋層，所述第一覆蓋層包括設(shè)置在所述第一應力源層上方的Si。7. 根據(jù)權(quán)利要求1所述的半導體器件，其中，所述第一鰭結(jié)構(gòu)包括Si，并且所述第一應力源層包括SiGe。8. 根據(jù)權(quán)利要求7所述的半導體器件，其中，每個所述第一源極和所述第一漏極進一步包括第一覆蓋層，所述第一覆蓋層包括設(shè)置在所述第一應力源層上方的Si。9. 一種用于制造半導體器件的方法，包括：在鰭結(jié)構(gòu)上方形成包括柵電極層和柵極介電層的柵極堆疊件，所述鰭結(jié)構(gòu)的底部由隔離絕緣層覆蓋；通過去除未由所述柵極堆疊件覆蓋的所述鰭結(jié)構(gòu)的部分和位于所述柵極堆疊件下面的所述鰭結(jié)構(gòu)的部分形成凹進部分，從而使得所述凹進部分的底部位于所述隔離絕緣層的上表面下方，并且所述凹進部分穿透至所述柵極堆疊件下面；在所述凹進部分中形成應力源層，其中：所述鰭結(jié)構(gòu)在第一方向上延伸，并且所述柵極堆疊件在與所述第一方向垂直的第二方面上延伸，以及在形成所述凹進部分中，在與所述第一方向和所述第二方向垂直的第三方向上的位于所述柵極堆疊件下面的所述鰭結(jié)構(gòu)上的所述凹進部分的垂直端面包括平坦部分。10. -種用于制造半導體器件的方法，包括：在第一鰭結(jié)構(gòu)上方形成包括第一柵電極層和第一柵極介電層的第一柵極堆疊件，所述第一鰭結(jié)構(gòu)的底部由隔離絕緣層覆蓋；在所述第二鰭結(jié)構(gòu)上方形成包括第二柵電極層和第二柵極介電層的第二柵極堆疊件，所述第二鰭結(jié)構(gòu)的底部由所述隔離絕緣層覆蓋；通過形成第一覆蓋層覆蓋所述第二柵極堆疊件和所述第二鰭結(jié)構(gòu)；通過去除未由所述第一柵極堆疊件覆蓋的所述第一鰭結(jié)構(gòu)的部分和位于所述第一柵極堆疊件下面的所述第一鰭結(jié)構(gòu)的部分來形成第一凹進部分，從而使得所述第一凹進部分的底部位于所述隔離絕緣層的上表面下方，并且所述第一凹進部分穿透至所述第一柵極堆疊件下面；在所述凹進部分中形成第一應力源層；通過形成第二覆蓋層覆蓋所述第一柵極堆疊件和具有所述第一應力源層的所述第一鰭結(jié)構(gòu)，并且通過去除所述第一覆蓋層暴露所述第二柵極堆疊件和所述第二鰭結(jié)構(gòu)；通過去除未由所述第二柵極堆疊件覆蓋的所述第二鰭結(jié)構(gòu)的部分和位于所述第二柵極堆疊件下面的所述第二鰭結(jié)構(gòu)的部分形成第二凹進部分，從而使得所述第二凹進部分的底部位于所述隔離絕緣層的上表面下方，并且所述第二凹進部分穿透至所述第二柵極堆疊件下面;并且在所述第二凹進部分中形成第二應力源層，其中：所述第一鰭結(jié)構(gòu)在第一方向上延伸，并且所述第一柵極堆疊件和所述第二柵極堆疊件在與第一方向垂直的第二方向上延伸；在形成所述第一凹進部分中，在與所述第一方向和所述第二方向垂直的第三方向上的位于所述第一柵極堆疊件下面的所述第一鰭結(jié)構(gòu)上的所述第一凹進部分的垂直端部包括第一平坦部分，以及在形成所述第二凹進部分中，在所述第三方向上的位于所述第二柵極堆疊件下面的所述第二鰭結(jié)構(gòu)上的所述第二凹進部分的垂直端部包括第二平坦部分。
【文檔編號】H01L29/78GK105895697SQ201510843655
【公開日】2016年8月24日
【申請日】2015年11月27日
【發(fā)明人】張哲誠, 林志忠, 林志翰
【申請人】臺灣積體電路制造股份有限公司

完整全部詳細技術(shù)資料下載