靜電保護電路的制作方法
【專利摘要】本文提供了一種靜電保護電路，包括觸發(fā)電路，該觸發(fā)電路連接在第一電源線與第二電源線之間。該觸發(fā)電路被配置為響應于在第一電源線與第二電源線上的電壓波動而輸出觸發(fā)信號。分流元件具有在第一電源線與第二電源線之間的主電流通路，并且可以使用觸發(fā)信號來控制被接通和關斷?？刂齐娐繁慌渲脼楫敺至髟闹麟娏魍返碾娏髦党^預定閾值時，提供控制信號以關斷分流元件。
【專利說明】靜電保護電路
[0001]相關申請的交叉引用
[0002]本申請基于并且要求享有于2015年3月2日提交的、申請?zhí)枮?015-040252的日本專利申請的優(yōu)先權，該日本專利申請以全文引用的方式并入本文中。
技術領域
[0003]本文所述的實施例總體上涉及一種靜電保護電路。
【背景技術】
[0004]迄今為止已經提出了用于防止靜電放電(ESD)的保護電路的多種提議。ESD表示從帶電體或帶電機器到半導體器件的放電，以及從帶電半導體器件到地電位的放電。當在半導體器件中發(fā)生ESD時，大量電荷作為電流從終端流到半導體器件中，并且電荷在半導體器件內部產生高電壓，因而例如導致內部元件的介質擊穿，以及隨后在半導體器件中的故障。
[0005]靜電保護電路的代表性示例是RC觸發(fā)(RCT)MOS電路。此RCTMOS電路使用由串聯(lián)電路構成的觸發(fā)電路，該串聯(lián)電路包括在電源端子之間串聯(lián)連接的電阻器和電容器。在電阻器與電容器之間的連接點處的電壓被設定為觸發(fā)信號，用于驅動分流晶體管以使得靜電電涌放電。由于分流晶體管的接通時間由觸發(fā)電路的時間常數(shù)確定，所以用于觸發(fā)電路中的時間常數(shù)必須足夠大，以使得ESD電涌能夠完全地放電。然而，當大電流長時間不斷地流入分流晶體管時，存在分流晶體管自身可能會過熱并受損的顧慮。

【發(fā)明內容】

[0006]實施例的目的在于提供一種靜電保護電路，其能夠保護用于放電的分流元件免于因過熱而受損，并且提供一種分流元件，其能夠使ESD電荷充分地放電。
[0007]實施例提供了:
[0008]—種靜電保護電路，包括:
[0009]觸發(fā)電路，所述觸發(fā)電路被連接在第一電源線與第二電源線之間，并且被配置為響應于在所述第一電源線和所述第二電源線上的電壓波動而輸出觸發(fā)信號；
[0010]分流元件，所述分流元件被連接在所述第一電源線與所述第二電源線之間，并且被配置為根據(jù)所述觸發(fā)信號被接通和被關斷；以及
[0011]控制電路，所述控制電路被配置為當流入所述分流元件的電流的電流等級(level)超過預定閾值時提供控制信號，所述控制信號在所述電流等級超過所述預定閾值時使得所述分流元件關斷。
[0012]此外，實施例提供了:
[0013]一種靜電保護電路，包括:
[0014]觸發(fā)電路，所述觸發(fā)電路包括在第一電源線與第二電源線之間串聯(lián)連接的電容器和第一電阻器；
[0015]第一MOS晶體管，所述第一 MOS晶體管具有連接在所述第一電源線與所述第二電源線之間的源極-漏極通路，以及連接到在所述電容器與所述第一電阻器之間的連接節(jié)點的柵極；
[0016]第二電阻器，所述第二電阻器在所述第一電源線與所述第二電源線之間與所述第一 MOS晶體管的源極-漏極通路串聯(lián)連接；
[0017]第二MOS晶體管，所述第二MOS晶體管具有連接到在所述第二電阻器與所述第一MOS晶體管之間的連接節(jié)點的柵極，以及連接在所述第一電源線與所述第二電源線之間的源極-漏極通路；
[0018]第三電阻器，所述第三電阻器在所述第一電源線與所述第二電源線之間與所述第二MOS晶體管的源極-漏極通路串聯(lián)連接；以及
[0019]第三MOS晶體管，所述第三MOS晶體管具有連接到在所述第三電阻器與所述第二MOS晶體管之間的連接節(jié)點的柵極，以及連接在所述第一MOS晶體管的所述柵極與所述第一電源線和所述第二電源線之一之間的源極-漏極通路。
[0020]此外，實施例提供了:
[0021]一種靜電保護電路，包括:
[0022]觸發(fā)電路，所述觸發(fā)電路連接在第一電源線與第二電源線之間，并且被配置為響應于在所述第一和所述第二電源線上的電壓波動而輸出觸發(fā)信號；
[0023]第一晶體管，所述第一晶體管具有連接在所述第一電源線與所述第二電源線之間的主電流通路，以及連接到所述觸發(fā)電路的控制電極；
[0024]第一電阻器，所述第一電阻器在所述第一電源線與所述第二電源線之間與所述第一晶體管的所述主電流通路串聯(lián)連接；
[0025]第二晶體管，所述第二晶體管具有連接到在所述第一電阻器與所述第一晶體管之間的第一連接節(jié)點的控制電極，以及連接在所述第一電源線與所述第二電源線之間的主電流通路；
[0026]第二電阻器，所述第二電阻器在所述第一電源線與所述第二電源線之間與所述第一■晶體管的主電流通路串聯(lián)連接;以及
[0027]第三晶體管，所述第三晶體管具有連接到在所述第二電阻器與所述第二晶體管之間的第二連接節(jié)點的控制電極，以及連接在所述第一晶體管的所述控制電極與所述第一電源線和所述第二電源線之一之間的主電流通路。
【附圖說明】
[0028]圖1是示出根據(jù)第一實施例的靜電保護電路的視圖。
[0029]圖2是示出根據(jù)第二實施例的靜電保護電路的視圖。
[0030]圖3是示出根據(jù)第三實施例的靜電保護電路的視圖。
[0031 ]圖4是示出根據(jù)第四實施例的靜電保護電路的視圖。
[0032]圖5是示出根據(jù)第五實施例的靜電保護電路的視圖。
【具體實施方式】
[0033]根據(jù)示例性實施例，提供了一種能夠使ESD電涌充分地放電并且保護分流元件免于由于燒壞而受損的靜電保護電路。
[0034]總體上，根據(jù)一個實施例，靜電保護電路包括觸發(fā)電路，該觸發(fā)電路連接在第一電源線與第二電源線之間。該觸發(fā)電路被配置為響應于在第一電源線和第二電源線上的電壓波動而輸出觸發(fā)信號。分流元件連接在第一電源線與第二電源線之間，并且被配置為根據(jù)觸發(fā)信號受控接通和關斷?？刂齐娐繁慌渲脼楫斄魅敕至髟闹麟娏魍返碾娏鞯燃壋^預定閾值時提供控制信號，控制電路在電流等級超過預定閾值時使得分流元件關斷。
[0035]下文將參考附圖來說明根據(jù)特定示例性實施例的靜電保護電路。本公開內容不限于這些示例性實施例。
[0036](第一實施例)
[0037]圖1是示出根據(jù)第一實施例的靜電保護電路的視圖。根據(jù)第一實施例的靜電保護電路包括第一電源線14，其連接到第一電源端子10。例如，在正常操作模式中，將高電位側的電源電壓VCC施加到第一電源端子10。根據(jù)第一實施例的靜電保護電路包括第二電源線16，其連接到第二電源端子12。例如，在正常操作模式中，將低電位側的地電位VSS施加到第二電源端子12。通常，由在第一電源線14與第二電源線16之間的電壓偏置的內部電路也連接到第一電源端子10和第二電源端子12;然而，內部電路未在圖1中具體示出。
[0038]根據(jù)第一實施例的靜電保護電路包括觸發(fā)電路20，其連接在第一電源線14與第二電源線16之間。響應于在第一電源線14與第二電源線16之間的電壓差，觸發(fā)電路20輸出觸發(fā)信號。
[0039]根據(jù)第一實施例的靜電保護電路包括分流電路50，其連接在第一電源線14與第二電源線16之間。分流電路50包括分流元件(未具體示出)，其例如由具有源極-漏極通路(主電流路徑)的MOS晶體管構成，該源極-漏極通路連接在第一電源線14與第二電源線16之間。從觸發(fā)電路20通過信號線24將觸發(fā)信號提供給分流電路50。
[0040]根據(jù)第一實施例的靜電保護電路包括過電流檢測電路40，其在第一電源線14與第二電源線16之間與分流電路50串聯(lián)連接。過電流檢測電路40對流入分流電路50的電流進行檢測，并且當此電流超過預定閾值時，電路40輸出控制信號。
[0041]根據(jù)第一實施例的靜電保護電路包括開關電路30。開關電路30響應于來自過電流檢測電路40的控制信號(指示分流電路50中的電流超過閾值)而關斷分流電路50。
[0042]在根據(jù)第一實施例的靜電保護電路中，當流入分流電路50的電流超過預定電流值時，過電流檢測電路40響應于此來操作開關電路30，以便關斷分流電路50。通過此操作，可以保護分流電路50免于由于過電流而受損?？紤]到分流電路50的分流元件的容許電流值，可以將過電流檢測電路40做出響應的電流的值設定為任意值。例如，可以將由ESD保護標準(ESD protect1n standard)所定義的峰值電流設定為閾值。具體而言，當過電流檢測電路40檢測到流入分流電路50的電流超過如由ESD保護標準所定義的峰值電流時，過電流檢測電路40關斷分流電路50。例如，在人體模型(HBM法)ESD測試標準(ESD test standard)中，峰值電流被設定為I.33A(安培)。
[0043](第二實施例)
[0044]圖2是示出根據(jù)第二實施例的靜電保護電路的視圖。根據(jù)第二實施例的靜電保護電路包括觸發(fā)電路20，其連接在第一電源線14與第二電源線16之間。觸發(fā)電路20包括電容器21和電阻器22的串聯(lián)電路。電容器21和電阻器22的公共連接節(jié)點23構成觸發(fā)電路20的輸出端。
[0045]例如，將由構成觸發(fā)電路20的電容器21和電阻器22所構成的CR電路的時間常數(shù)設定為滿足ESD測試標準的值。在ESD人體模型測試標準中，執(zhí)行這種測試以使得10pF(皮法)電容器通過1.5kQ (千歐姆)的電阻器放電。因此，例如將觸發(fā)電路20的時間常數(shù)設定為UiS(微秒)，其為在150nS (納秒)的6倍與7倍之間的值，對應于在ESD測試標準中所使用的10pF的電容器和1.5kQ的電阻器的150nS(納秒)的時間常數(shù)。將觸發(fā)電路的時間常數(shù)設定為使得ESD電涌能夠完全地放電的值。例如，在電容器21的值被設定為I pF并且電阻器22的值被設定為IMΩ的情況下，時間常數(shù)被設定為lyS。
[0046]觸發(fā)電路20的公共連接節(jié)點23通過信號線24連接到分流電路50中的NMOS晶體管51的柵極。匪OS晶體管51的源極連接到第二電源線16。匪OS晶體管51的漏極通過電阻器46連接到第一電源線14。據(jù)此，NMOS晶體管51的源極-漏極通路(主電流路徑)連接在第一電源線14與第二電源線16之間。
[0047]電阻器46和NMOS晶體管51的漏極的連接節(jié)點45連接到PMOS晶體管41的柵極。PMOS晶體管41的源極連接到第一電源線14，并且漏極通過電阻器43連接到第二電源線16。
[0048]PMOS晶體管41的漏極和電阻器43的連接節(jié)點44連接到匪OS晶體管31的柵極。NMOS晶體管31的源極連接到第二電源線16，并且漏極連接到NMOS晶體管51的柵極。
[0049]當相對于第二電源端12的正ESD電涌被施加到第一電源端子10時，瞬變電流流入觸發(fā)電路20中。當由于此瞬變電流而產生的跨電阻器22的電壓降超過NMOS晶體管51的閾值電壓時，NMOS晶體管51被接通。通過接通NMOS晶體管51，在第一電源線14與第二電源線16之間形成ESD電涌的放電通路。
[0050]在匪OS晶體管51被接通之后，當由于流入NMOS晶體管51的源極-漏極通路的電流(漏極電流)而產生的跨電阻器46的電壓降超過PMOS晶體管41的閾值時，PMOS晶體管41被接通。
[°°511 在PMOS晶體管41被接通后，當由于流入PMOS晶體管41的源極-漏極通路的電流(漏極電流)而產生的跨電阻器4 3的電壓降超過匪O S晶體管31的閾值電壓時，匪O S晶體管31被接通。當NMOS晶體管31被接通時，NMOS晶體管51的柵極的電位降低，NMOS晶體管51因而被關斷。
[0052]根據(jù)第二實施例，當構成分流電路50的NMOS晶體管51的漏極電流超過預定閾值時，匪OS晶體管51將被關斷。換言之，通過使用與NMOS晶體管51的漏極電流相對應的跨電阻器46的電壓降，有可能檢測到匪OS晶體管51的漏極電流超過預定電流值。對于PMOS晶體管41，根據(jù)所產生的跨電阻器的電壓降來設定柵極-源極電壓差。因此，根據(jù)跨電阻器46的電壓來控制接通和關斷PMOS晶體管41。
[0053]當PMOS晶體管41被接通時，接通匪OS晶體管31，將NMOS晶體管51的柵極連接到第二電源線16(其理論上在低側或地電位)。因此，可以關斷構成分流電路50的匪OS晶體管51，流入匪OS晶體管的過電流將停止流動，因而保護NMOS晶體管51免于可能由于過電流的延長流動而引起的損壞。因此，即使當觸發(fā)電路20的時間常數(shù)被設定為足夠長以使得ESD電涌完全地放電時，通過匪OS晶體管31結合過電流檢測電路40的操作，也可以保護匪OS晶體管51免于受到由于過電流而引起的損壞。
[0054]例如通過考慮匪OS晶體管51的容許電流值和/或額定電流值，可以將用于關斷匪OS晶體管51的電流的閾值設定為任意值。例如，可以將如由適當ESD標準(例如，人體模型)所定義的峰值電流設定為閾值。具體而言，當超過峰值電流的電流作為NMOS晶體管51的漏極電流流動時，可以設定電阻器46的電阻值，以便根據(jù)跨電阻器46的電壓降來接通PMOS晶體管41。
[0055](第三實施例)
[0056]圖3是示出根據(jù)第三實施例的靜電保護電路的視圖。在根據(jù)第三實施例的靜電保護電路中，緩沖電路60連接在觸發(fā)電路20的公共連接節(jié)點23(在電容器21與電阻器22之間)與匪OS晶體管51的柵極之間。如圖3所示的緩沖電路60包括串聯(lián)連接的兩個反相器61、62(兩個反相器級)。反相器61、反相器62例如可以是CMOS反相器。來自觸發(fā)電路20的觸發(fā)信號由緩沖電路60進行波形整形并放大，并且最終被提供給NMOS晶體管51的柵極。
[0057]在第三實施例中，觸發(fā)信號通過緩沖電路60被提供給匪OS晶體管51的柵極。通過利用緩沖電路60放大觸發(fā)信號，并將此經放大的觸發(fā)信號提供給NMOS晶體管51，增強了觸發(fā)信號的驅動能力，并且可以增大匪OS晶體管51的電流電量。據(jù)此，可以增強ESD電涌的放電能力。
[0058](第四實施例)
[0059]圖4是示出根據(jù)第四實施例的靜電保護電路的視圖。根據(jù)第四實施例的靜電保護電路包括分流電路50中的PMOS晶體管52 JMOS晶體管52的源極連接到第一電源線14 JMOS晶體管52的漏極通過電阻器46連接到第二電源線16。據(jù)此，PMOS晶體管52的源極-漏極通路(主電流路徑)連接在第一電源線14與第二電源線16之間。
[0060]在電阻器46與PMOS晶體管52的漏極之間的連接節(jié)點45連接到匪OS晶體管42的柵極。NMOS晶體管42的源極連接到第二電源線16，并且漏極通過電阻器43連接到第一電源線14ο
[0061 ]在匪OS晶體管42的漏極與電阻器43之間的連接節(jié)點44連接到PMOS晶體管32的柵極。PMOS晶體管32的源極連接到第一電源線14，并且漏極連接到PMOS晶體管52的柵極。
[0062]當相對于第二電源端子12的正ESD電涌被施加到第一電源端子10時，瞬變電流流入觸發(fā)電路20中。當由于此瞬變電流而產生的跨電阻器22的電壓降超過PMOS晶體管52的閾值電壓時，PMOS晶體管52被接通。通過接通PMOS晶體管5 2，在第一電源線14與第二電源線16之間形成ESD電涌的放電通路。
[0063]當由于流入PMOS晶體管52的源極-漏極通路的電流(PM0S晶體管52的漏極電流)而產生的跨電阻器46的電壓降超過NMOS晶體管42的閾值時，NMOS晶體管42被接通。
[0064I當由于流入NMOS晶體管42的源極-漏極通路的電流(匪OS晶體管42的漏極電流)而產生的跨電阻器43的電壓降超過開關電路30中的PMOS晶體管32的閾值電壓時，PMOS晶體管32被接通。當PMOS晶體管32被接通時，PMOS晶體管52的柵極的電位升高，導致PMOS晶體管52被關斷。
[0065]根據(jù)第四實施例，當PMOS晶體管52的漏極電流超過預定閾值時，可以控制關斷PMOS晶體管52。換言之，通過使用電阻器46，可能檢測到PMOS晶體管52的漏極電流超過預定電流值，電阻器46根據(jù)PMOS晶體管52的漏極電流而產生電壓降。對于NMOS晶體管42，根據(jù)所產生的跨電阻器46的電壓來設定柵極-源極電壓差。因此，根據(jù)跨電阻器46的電壓來控制接通/關斷NMOS晶體管42。
[0066]當匪OS晶體管42被接通時，通過接通構成開關電路30的PMOS晶體管32，可以避免過電流不斷地流入構成分流電路50的PMOS晶體管52中的情形，因而保護PMOS晶體管52免于受損。
[0067]考慮到PMOS晶體管52的容許電流值，可以將用于關斷PMOS晶體管52的電流的閾值設定為任意值。例如，可以將由適當ESD標準(例如，人體模型)所定義的峰值電流設定為閾值。具體而言，可以設定電阻器46的電阻值和峰值電流，以便根據(jù)跨電阻器46的電壓來接通NMOS晶體管42。
[0068](第五實施例)
[0069]圖5是示出根據(jù)第五實施例的靜電保護電路的視圖。在根據(jù)第五實施例的靜電保護電路中，觸發(fā)電路20的觸發(fā)信號通過緩沖電路60被提供給PMOS晶體管52的柵極。觸發(fā)電路20的觸發(fā)信號被緩沖電路60放大，并且被提供給PMOS晶體管52。經放大的觸發(fā)信號提供了用于操作PMOS晶體管的增強的驅動能力。因此，可以增大PMOS晶體管52的電流電量。據(jù)此，可以增強ESD電涌的放電能力。
[0070]作為分流晶體管，可以使用具有高耐受電壓的雙擴散MOS(DMOS)晶體管。此外，可以將雙極型晶體管用作分流晶體管。
[0071]盡管已經說明了一些實施例，但是僅以舉例的方式給出這些實施例，而并非旨在限制本公開內容的范圍。實際上，可以以多種其它形式來實施本文所述的新穎實施例；此夕卜，在不脫離本發(fā)明的精神的情況下，可以以本文所述實施例的形式做出各種省略、替換和改變。所附權利要求書及其等效方案旨在涵蓋落入本公開內容的范圍和精神內的這些形式或變形。
【主權項】
1.一種靜電保護電路，包括: 觸發(fā)電路，所述觸發(fā)電路被連接在第一電源線與第二電源線之間，并且被配置為響應于在所述第一電源線和所述第二電源線上的電壓波動而輸出觸發(fā)信號； 分流元件，所述分流元件被連接在所述第一電源線與所述第二電源線之間，并且被配置為根據(jù)所述觸發(fā)信號而被接通和關斷；以及 控制電路，所述控制電路被配置為當流過所述分流元件的電流的電流等級超過預定閾值時提供控制信號，所述控制信號在所述電流等級超過所述預定閾值時使得所述分流元件被關斷。2.根據(jù)權利要求1所述的靜電保護電路，其中，所述控制電路包括: 電阻器，所述電阻器在所述第一電源線與所述第二電源線之間與所述分流元件的主電流通路串聯(lián)連接，以及 MOS晶體管，所述MOS晶體管具有連接到位于所述電阻器與所述分流元件之間的節(jié)點的柵極，以及連接到所述第一電源線和所述第二電源線中一個源極線的源極。3.根據(jù)權利要求1所述的靜電保護電路，還包括: 緩沖電路，所述緩沖電路連接在所述觸發(fā)電路與所述分流元件之間，其中， 所述觸發(fā)信號通過緩沖電路提供給所述分流元件。4.根據(jù)權利要求1所述的靜電保護電路，其中，所述控制電路包括: 第一電阻器，所述第一電阻器在所述第一電源線與所述第二電源線之間與所述分流元件的主電流通路串聯(lián)連接，以及 第一 MOS晶體管，所述第一 MOS晶體管具有連接到位于所述第一電阻器與所述分流元件之間的連接節(jié)點的柵極，以及連接到所述第一電源線和所述第二電源線中的一個電源線的源極;并且 所述控制信號被提供給第二 MOS晶體管的柵極，所述第二 MOS晶體管具有連接在所述分流元件的控制電極與所述第一電源線和所述第二電源線中一個電源線之間的主電流通路，所述控制信號使得所述第二 MOS晶體管將所述控制電極連接到所述第一電源線和所述第二電源線中的一個電源線，以使得所述分流元件關斷。5.根據(jù)權利要求1所述的靜電保護電路，其中， 所述分流元件是第一 η溝道晶體管， 所述控制電路包括: 第一電阻器，所述第一電阻器連接在所述第一電源線與所述第一 η溝道晶體管的漏極之間， P溝道晶體管，所述P溝道晶體管具有:連接到位于所述分流元件與所述第一電阻器之間的連接節(jié)點的柵極;連接到所述第一電源線的源極；以及連接到第二電阻器的漏極，所述第二電阻器連接到所述第二電源線，并且 在所述P溝道晶體管與所述第二電阻器之間的節(jié)點被連接到第二 η溝道晶體管的柵極，所述第二 η溝道晶體管具有連接到所述第一 η溝道晶體管的柵極的漏極以及被連接到所述第二電源線的源極。6.根據(jù)權利要求5所述的靜電保護電路，還包括: 第一反相器和第二反相器，所述第一反相器和所述第二反相器在所述觸發(fā)電路與所述第一η溝道晶體管的柵極之間串聯(lián)連接，其中，所述觸發(fā)信號通過所述第一反相器和所述第二反相器提供給所述第一 η溝道晶體管的柵極。7.根據(jù)權利要求1所述的靜電保護電路，其中， 所述分流元件是第一 P溝道晶體管， 所述控制電路包括: 第一電阻器，所述第一電阻器連接在所述第二電源線與所述第一 P溝道晶體管的漏極之間，以及 η溝道晶體管，所述η溝道晶體管具有:連接到位于所述分流元件與所述第一電阻器之間的連接節(jié)點的柵極;連接到所述第二電源線的源極；以及連接到第二電阻器的漏極，所述第二電阻器被連接到所述第一電源線，并且 在所述η溝道晶體管與所述第二電阻器之間的節(jié)點被連接到第二 P溝道晶體管的柵極，所述第二 P溝道晶體管具有連接到所述第一 η溝道晶體管的柵極的漏極以及被連接到所述第一電源線的源極。8.根據(jù)權利要求7所述的靜電保護電路，還包括: 第一反相器和第二反相器，所述第一反相器和所述第二反相器在所述觸發(fā)電路與所述第一P溝道晶體管的柵極之間串聯(lián)連接，其中，所述觸發(fā)信號通過所述第一反相器和所述第二反相器提供給所述第一 P溝道晶體管的柵極。9.根據(jù)權利要求1所述的靜電保護電路，其中，所述觸發(fā)電路包括電容器和電阻器，所述電容器和所述電阻器在所述第一電源線與所述第二電源線之間串聯(lián)連接。10.根據(jù)權利要求9所述的靜電保護電路，其中，所述電容器連接到所述第一電源線，并且所述電阻器連接到所述第二電源線。11.根據(jù)權利要求1所述的靜電保護電路，其中，所述分流元件是雙極型晶體管。12.根據(jù)權利要求1所述的靜電保護電路，其中，所述分流元件是雙擴散MOS晶體管。13.一種靜電保護電路，包括: 觸發(fā)電路，所述觸發(fā)電路包括在第一電源線與第二電源線之間串聯(lián)連接的電容器和第一電阻器； 第一 MOS晶體管，所述第一 MOS晶體管具有連接在所述第一電源線與所述第二電源線之間的源極-漏極通路，以及連接到在所述電容器與所述第一電阻器之間的連接節(jié)點的柵極； 第二電阻器，所述第二電阻器在所述第一電源線與所述第二電源線之間與所述第一MOS晶體管的源極-漏極通路串聯(lián)連接； 第二 MOS晶體管，所述第二 MOS晶體管具有連接到位于所述第二電阻器與所述第一 MOS晶體管之間的連接節(jié)點的柵極，以及被連接在所述第一電源線與所述第二電源線之間的源極-漏極通路； 第三電阻器，所述第三電阻器在所述第一電源線與所述第二電源線之間與所述第二MOS晶體管的源極-漏極通路串聯(lián)連接；以及 第三MOS晶體管，所述第三MOS晶體管具有連接到在所述第三電阻器與所述第二 MOS晶體管之間的連接節(jié)點的柵極，以及連接在所述第一 MOS晶體管的柵極與所述第一電源線和所述第二電源線中的一個電源線之間的源極-漏極通路。14.根據(jù)權利要求13所述的靜電保護電路，還包括: 緩沖電路，所述緩沖電路連接在所述第一 MOS晶體管的柵極與位于所述第一電阻器與所述電容器之間的連接節(jié)點之間。15.根據(jù)權利要求13所述的靜電保護電路，其中， 所述第一 MOS晶體管是NMOS晶體管， 所述第二 MOS晶體管是PMOS晶體管， 所述第三MOS晶體管是PMOS晶體管。16.根據(jù)權利要求13所述的靜電保護電路，其中， 所述第一 MOS晶體管是PMOS晶體管， 所述第二 MOS晶體管是NMOS晶體管， 所述第三MOS晶體管是NMOS晶體管。17.—種靜電保護電路，包括: 觸發(fā)電路，所述觸發(fā)電路連接在第一電源線與第二電源線之間，并且被配置為響應于在所述第一電源線和所述第二電源線上的電壓波動而輸出觸發(fā)信號； 第一晶體管，所述第一晶體管具有連接在所述第一電源線與所述第二電源線之間的主電流通路，以及連接到所述觸發(fā)電路的控制電極； 第一電阻器，所述第一電阻器在所述第一電源線與所述第二電源線之間與所述第一晶體管的主電流通路串聯(lián)連接； 第二晶體管，所述第二晶體管具有被連接到在所述第一電阻器與所述第一晶體管之間的第一連接節(jié)點的控制電極，以及連接在所述第一電源線與所述第二電源線之間的主電流通路； 第二電阻器，所述第二電阻器在所述第一電源線與所述第二電源線之間與所述第二晶體管的主電流通路串聯(lián)連接;以及 第三晶體管，所述第三晶體管具有連接到位于所述第二電阻器與所述第二晶體管之間的第二連接節(jié)點的控制電極，以及連接在所述第一晶體管的所述控制電極與所述第一電源線和所述第二電源線中的一個電源線之間的主電流通路。18.根據(jù)權利要求17所述的靜電保護電路，其中， 所述第三晶體管的主電流通路連接在所述第一晶體管的所述控制電極與所述第二電源線之間，并且 所述第一電阻器位于所述第一連接節(jié)點與所述第一電源線之間。19.根據(jù)權利要求17所述的靜電保護電路，還包括一對CMOS反相器，所述CMOS反相器串聯(lián)連接在所述觸發(fā)電路與所述第一晶體管的所述控制電極之間。20.根據(jù)權利要求17所述的靜電保護電路，其中， 所述第一晶體管是PMOS晶體管， 所述第二晶體管是NMOS晶體管，并且 所述第三晶體管是NMOS晶體管。
【文檔編號】H01L27/02GK105938815SQ201610104038
【公開日】2016年9月14日
【申請日】2016年2月25日
【發(fā)明人】加藤洋, 加藤一洋
【申請人】株式會社東芝