半導體裝置的制造方法
【專利摘要】提供一種半導體裝置，包括第一電極以及連接至第一電極的第一導電型的第一半導體層。半導體裝置還包括：設(shè)置于第一半導體層上的第二導電型的第二半導體層；設(shè)置于第二半導體層上的第一導電型的第三半導體層；以及設(shè)置于第三半導體層上的第二電極。半導體裝置還包括設(shè)置于第一電極與第二電極之間的第三電極。半導體裝置還包括具有連接至第二電極的上端部的第四電極，其中，第四電極具有比第二電極高的電阻率。
【專利說明】半導體裝置
[0001]本申請以2015年3月9日申請的在先日本專利申請2015 — 046471號為基礎(chǔ)并要求享有其優(yōu)先權(quán)，其全部內(nèi)容通過引用包含于本發(fā)明。
技術(shù)領(lǐng)域
[0002]此處說明的實施方式總體上涉及半導體裝置。
【背景技術(shù)】
[0003]作為電力控制用的半導體裝置，使用縱型MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor:金屬氧化物半導體場效應(yīng)晶體管)。在縱型MOSFET中，為了兼顧低導通電阻與高開關(guān)速度，使構(gòu)造微細化的做法是有效的，但在該情況下，確?？煽啃猿蔀檎n題。

【發(fā)明內(nèi)容】

[0004]實施方式提供一種能夠抑制耐壓降低的半導體裝置。
[0005]總的來說，根據(jù)一個實施例，提供了一種半導體裝置，包括:第一電極；與所述第一電極電連接的第一導電型的第一半導體層；位于所述第一半導體層上的第二導電型的第二半導體層；位于所述第二半導體層上的所述第一導電型的第三半導體層；位于所述第三半導體層上并與所述第三半導體層電連接的第二電極；在第一方向上與所述第二半導體層相鄰并在與所述第一方向交叉的第二方向上位于所述第一電極與所述第二電極之間的第三電極；以及具有連接至所述第二電極的第一端部的第四電極。所述第四電極通過絕緣膜與所述第一半導體層、所述第二半導體層、所述第三半導體層、以及所述第三電極分隔開，并且所述第四電極的電阻率高于所述第二電極的電阻率。
[0006]根據(jù)上述結(jié)構(gòu)的半導體裝置，能夠提供一種能夠抑制耐壓降低的半導體裝置。
【附圖說明】
[0007]圖1是示出第I實施方式所涉及的半導體裝置的剖面圖。
[0008]圖2 (a)以及圖2 (b)是示出第I實施方式所涉及的半導體裝置的制造方法的剖面圖。
[0009]圖3 (a)以及圖3 (b)是示出第I實施方式所涉及的半導體裝置的制造方法的剖面圖。
[0010]圖4(a)以及圖4(b)是示出第I實施方式所涉及的半導體裝置的制造方法的剖面圖。
[0011]圖5是示出比較例所涉及的半導體裝置的剖面圖。
[0012]圖6是示出第2實施方式所涉及的半導體裝置的剖面圖。
[0013]圖7是示出第3實施方式所涉及的半導體裝置的剖面圖。
[0014]圖8是示出第4實施方式所涉及的半導體裝置的剖面圖。
【具體實施方式】
[0015](第I實施方式)
[0016]首先，對第I實施方式進行說明。
[0017]圖1是示出本實施方式所涉及的半導體裝置的剖面圖。
[0018]如圖1所示，本實施方式所涉及的半導體裝置I例如是電力控制用的縱型的MOSFETo在半導體裝置I中，例如設(shè)置有由金屬構(gòu)成的漏極電極11。在漏極電極11上，設(shè)置有導電型為n+型的η +型漏極層21。η +型漏極層21的下表面與漏極電極11的上表面接觸。在η+型漏極層21上設(shè)置有導電型為η _型的η_型漂移層22。
[0019]以下，為了說明的方便，將從漏極電極11朝向η+型漏極層21的方向稱為“上”，將其相反方向稱為“下”。其中，這些方向與重力的方向無關(guān)。并且，在本說明書中，對表示導電型的“P”以及“η”的文字標注的上標“ + ”以及“一”的文字以相對的方式表示載流子濃度。例如，關(guān)于導電型為η型的區(qū)域，按照載流子濃度從高到低的順序記為“η+型”、“η型”、“ιΓ型”。關(guān)于P型也同樣。載流子濃度可以看作有效的雜質(zhì)濃度。“有效的雜質(zhì)濃度”是指半導體材料的對導電作出貢獻的雜質(zhì)的濃度，當某一部分包含作為施主的雜質(zhì)以及作為受主的雜質(zhì)雙方的情況下，是指除了二者的抵消部分之外的濃度。
[0020]在η_型漂移層22上設(shè)置有P型基極層23。在ρ型基極層23上設(shè)置有η+型源極層24。并且，在ρ型基極層23內(nèi)，設(shè)置有與η+型源極層24鄰接的ρ+型接觸層25。雖然ρ +型接觸層25的下部配置在ρ型基極層23內(nèi)，但并未到達ρ型基極層23的下表面。ρ+型接觸層25的上部與η+型源極層24的上部鄰接，ρ +型接觸層25的上表面在η +型源極層24的上表面露出。
[0021]利用η+型漏極層21、η _型漂移層22、ρ型基極層23、η+型源極層24以及ρ +型接觸層25構(gòu)成半導體部分20。半導體部分20例如由單晶硅(Si)構(gòu)成。如后面即將敘述的那樣，例如，η+型漏極層21是硅晶片的一部分，除此以外的部分是在硅晶片上生長的外延硅層。
[0022]在半導體部分20上設(shè)置有例如由金屬構(gòu)成的源極電極12。源極電極12的下表面是平坦的，與η+型源極層24的上表面以及ρ +型接觸層25的上表面接觸，因而，與η +型源極層24以及ρ+型接觸層25連接。
[0023]在半導體部分20，從上表面?zhèn)刃纬捎卸鄠€溝道26。溝道26沿與漏極電極11的上表面平行的方向、即與圖1的紙面垂直的方向(以下稱為“進深方向”)延伸。并且，溝道26沿著圖1的橫向(以下稱為“橫向”)排列有多個。溝道26貫通η+型源極層24以及ρ型基極層23，一直到達η_型漂移層22的下部內(nèi)。但是，溝道26并未貫通η_型漂移層22。并且，P+型接觸層25也沿進深方向延伸。在橫向上，ρ +型接觸層25以及溝道26交替排列且相互離開。
[0024]在溝道26內(nèi)埋入有例如由硅氧化物構(gòu)成的絕緣膜30。絕緣膜30的上表面與源極電極12的下表面接觸。在絕緣膜30內(nèi)的與η_型漂移層22的上部、ρ型基極層23以及η+型源極層24的下部對置的位置，設(shè)置有一對柵極電極13。一對柵極電極13配置在溝道26內(nèi)的橫向兩側(cè)，且沿進深方向延伸。由此，柵極電極13隔著絕緣膜30與ρ型基極層23相對。并且，柵極電極13例如由多晶硅形成。柵極電極13借助絕緣膜30而與半導體部分20、漏極電極11以及源極電極12絕緣。
[0025]在溝道26內(nèi)的橫向中央部設(shè)置有一條場板(FP)電極14。FP電極14例如由多晶硅形成。因而，由金屬構(gòu)成的源極電極12的電阻率比FP電極14的電阻率低。FP電極14沿進深方向延伸，其上部14a配置在一對柵極電極13之間，下部14b配置在相比柵極電極13靠下方的位置。FP電極14的下部14b比上部14a粗，下部14b的寬度在從該下部14b與上部14a的邊界稍稍離開的位置成為最大值，并從此處開始隨著趨向下方而變細。FP電極14的上端位于相比柵極電極13的上端靠上方的位置，并與源極電極12的下表面接觸。由此，F(xiàn)P電極14的上端與源極電極12的下表面連接。另一方面，F(xiàn)P電極14的下端并未到達溝道26的下端，而是由絕緣膜30覆蓋。
[0026]接下來，對本實施方式所涉及的半導體裝置的制造方法進行說明。
[0027]圖2 (a)以及圖2(b)、圖3(a)以及圖3 (b)、圖4 (a)以及圖4 (b)是示出本實施方式所涉及的半導體裝置的制造方法的剖面圖。
[0028]首先，如圖2(a)所示，在n+型娃晶片21w上，夕卜延生長η _型的娃層，形成n_型外延層22e。接下來，在11_型外延層22e上形成掩膜41。通過例如光刻法在掩膜41上形成沿進深方向延伸的開口部41a。接下來，以掩膜41作為掩膜實施RIE(Reactive 1n Etching:反應(yīng)離子蝕刻)等各向異性蝕刻，由此在η—型外延層22e內(nèi)形成多條溝道26。此時，并不使溝道26貫通n_型外延層22e。其后，除去掩膜41。
[0029]接下來，如圖2 (b)所示，在n_型外延層22e的表面上堆積例如硅氧化物，形成絕緣膜30a。絕緣膜30a雖然形成在溝道26的內(nèi)表面上，但并不使其將溝道26內(nèi)部完全填埋。接下來，例如堆積硅，并進行深蝕刻，由此在溝道26內(nèi)、且是在絕緣膜30a的表面上形成由多晶硅構(gòu)成的FP電極14。
[0030]接下來，如圖3 (a)所示，從上方按照與硅相比優(yōu)先蝕刻硅氧化物的條件進行深蝕亥IJ，由此除去絕緣膜30a的配置于n_型外延層22e的上表面上的部分以及配置于溝道26的上部內(nèi)的部分。另一方面，F(xiàn)P電極14的下部14b保持由絕緣膜30a埋入的狀態(tài)。由此，在溝道26的上部的橫向兩側(cè)部形成有沿進深方向延伸的一對槽部42。
[0031]接下來，如圖3(b)所示，在整面堆積例如硅氧化物，形成絕緣膜30b。絕緣膜30b雖然在槽部42的內(nèi)表面上也形成，但并不使其將槽部42內(nèi)部填埋。由此，F(xiàn)P電極14的上部14a由絕緣膜30b覆蓋。此時，由于FP電極14由以高濃度摻雜了雜質(zhì)的多晶硅形成，因此上部14a的氧化被促進，在一定程度上寬度變細。接下來，堆積例如硅，并進行深蝕刻，由此在槽部42內(nèi)、且是在絕緣膜30b的表面上形成由多晶硅構(gòu)成的柵極電極13。此時，柵極電極13的上端位于比FP電極14的上端低的位置。
[0032]接下來，如圖4(a)所示，離子注入作為受主的雜質(zhì)，由此，在n_型外延層22e的上部形成P型基極層23。接下來，注入作為施主的雜質(zhì)，由此在ρ型基極層23的上部形成n+型源極層24。接下來，在n+型源極層24上形成掩膜(未圖示)，并離子注入作為受主的雜質(zhì)，由此將P型基極層23的上部的一部分以及n+型源極層24的一部分形成為ρ +型接觸層25。η—型外延層22e中的未成為ρ型基極層23、η+型源極層24以及ρ +型接觸層25的部分形成η_型漂移層22。利用η+型硅晶片21w、n _型漂移層22、p型基極層23、n+型源極層24以及p+型接觸層25形成半導體部分20。接下來，在整面堆積例如硅氧化物，由此形成絕緣膜30c。絕緣膜30c也進入槽部42內(nèi)，覆蓋柵極電極13的上表面。
[0033]接下來，如圖4 (b)所示，對絕緣膜30c以及30b進行深蝕刻，由此，半導體部分20以及FP電極14露出。此時，柵極電極13由絕緣膜30c覆蓋而不露出。
[0034]接下來，如圖1所示，通過在整面堆積金屬，在半導體部分20、FP電極14以及絕緣膜30c的上表面上形成源極電極12。源極電極12與n+型源極層24、ρ +型接觸層25以及FP電極14接觸。并且，在半導體部分20的下表面上形成漏極電極11。漏極電極11與η+型娃晶片21w接觸。接下來，對n+型娃晶片21w進行切割。由此，從一片η +型娃晶片21w以及形成于其上下表面上的層疊體將多個半導體裝置I單片化。此時，n+型硅晶片21w形成n+型漏極層21。并且，利用絕緣膜30a、30b以及30c形成絕緣膜30。這樣，制造本實施方式所涉及的半導體裝置I。
[0035]接下來，對本實施方式的效果進行說明。
[0036]在本實施方式所涉及的半導體裝置I中，各部分的形狀以及尺寸等設(shè)計成使得當FP電極14的電位(FP電位)與源極電極12的電位(源極電位)相等時能夠得到規(guī)定的耐壓。而且，在半導體裝置I中，由多晶硅構(gòu)成的FP電極14的上表面與由金屬構(gòu)成的源極電極12的下表面連接。由此，從源極電極12到FP電極14的各部分為止的最大距離變短，能夠?qū)P電位穩(wěn)定地固定在源極電位。因此，例如，即便在半導體裝置I的開關(guān)時，F(xiàn)P電位也難以變動，難以產(chǎn)生因FP電位的變動而導致的耐壓的降低，難以產(chǎn)生因耐壓的降低而引起的雪崩擊穿，難以在源極電極12與漏極電極11之間流過不希望的電流。結(jié)果，能夠?qū)崿F(xiàn)可靠性高的半導體裝置。
[0037](比較例)
[0038]接下來，對比較例進行說明。
[0039]圖5是示出比較例所涉及的半導體裝置的剖面圖。
[0040]如圖5所示，在本比較例所涉及的半導體裝置101中，F(xiàn)P電極14的上端與柵極電極13的上端位于幾乎相同的高度，且隔著絕緣膜30從源極電極12離開。另一方面，F(xiàn)P電極14在進深方向的一部分與源極電極12連接。
[0041 ] 在本比較例中，F(xiàn)P電極14僅在進深方向的一部分與源極電極12連接，因此從源極電極12到FP電極14的各部分為止的最大距離長。并且，F(xiàn)P電極14由多晶硅構(gòu)成，通常多晶硅的電阻率比金屬的電阻率高。因此，在FP電極14中的距源極電極12遠的部分與源極電極12之間夾著比較高的導線電阻。因而，例如，在半導體裝置101開關(guān)時，F(xiàn)P電極14中的距源極電極12遠的部分的電位容易因與柵極電極13之間的耦合以及與漏極電極11之間的耦合等而從源極電位變動。特別是若使半導體裝置101高速地開關(guān)，則FP電位的變動容易變大。
[0042]在半導體裝置101中，使各部分的設(shè)計最優(yōu)化，以使得當FP電位為源極電位時源極電極12與漏極電極11之間的耐壓最大，因此，若FP電位相對于源極電位變動則耐壓降低，當耐壓變?yōu)槟骋婚撝狄韵聲r半導體裝置101過渡至動態(tài)雪崩模式，發(fā)生自啟動，流過泄漏電流。結(jié)果，半導體裝置101的動作變得不穩(wěn)定。這樣，本比較例所涉及的半導體裝置101與第I實施方式所涉及的半導體裝置I相比較可靠性低。
[0043](第2實施方式)
[0044]接下來，對第2實施方式進行說明。
[0045]圖6是示出本實施方式所涉及的半導體裝置的剖面圖。
[0046]如圖6所示，在本實施方式所涉及的半導體裝置6中，p+型接觸層25僅配置在η +型源極層24內(nèi)，并未配置在ρ型基極層23內(nèi)。因此，ρ+型接觸層25并未在半導體部分20的上表面露出。另一方面，在源極電極12的下表面形成有沿進深方向延伸的凸部12a。凸部12a沿上下方向貫通n+型源極層24，并與ρ +型接觸層25連接。凸部12a與源極電極12的主體部一體形成，作為源極電極12的埋入電極發(fā)揮功能。
[0047]根據(jù)本實施方式，由于P+型接觸層25經(jīng)由凸部12a與源極電極12連接，因此ρ +型接觸層25的最下部與源極電極12之間的導線電阻低。結(jié)果，能夠降低將雪崩擊穿時產(chǎn)生的空穴排出時的電阻，能夠進一步提高雪崩耐量。
[0048]本實施方式的上述以外的結(jié)構(gòu)、動作以及效果與上述的第I實施方式相同。
[0049](第3實施方式)
[0050]接下來，對第3實施方式進行說明。
[0051]圖7是示出本實施方式所涉及的半導體裝置的剖面圖。
[0052]如圖7所示，在本實施方式所涉及的半導體裝置3中，F(xiàn)P電極14的上端位于比柵極電極13的上端低的位置。另一方面，在源極電極12的下表面形成有沿進深方向延伸的凸部12b，其下端與FP電極14的上端抵接。由此，源極電極12經(jīng)由凸部12b與FP電極14連接。凸部12b與源極電極12的主體部一體形成，作為源極電極12的埋入電極發(fā)揮功能。
[0053]根據(jù)本實施方式，與上述的第I實施方式相比較，通過在源極電極12的下表面形成凸部12b，能夠進一步縮短FP電極14的各部分與源極電極12之間的距離。由此，能夠?qū)P電極14的電位更穩(wěn)定地固定在源極電位。
[0054]本實施方式的上述以外的結(jié)構(gòu)、動作以及效果與上述的第I實施方式相同。
[0055](第4實施方式)
[0056]接下來，對第4實施方式進行說明。
[0057]圖8是示出本實施方式所涉及的半導體裝置的剖面圖。
[0058]如圖8所示，本實施方式是組合上述的第2實施方式與第3實施方式的例子。
[0059]S卩，在本實施方式所涉及的半導體裝置4中，在源極電極12的下表面形成有凸部12a以及凸部12b。凸部12a以及凸部12b沿進深方向延伸，且沿橫向交替排列。而且，凸部12a的下端與P+型接觸層25連接，凸部12b的下端與FP電極14的上端連接。
[0060]在半導體裝置4中，能夠?qū)⒀┍罁舸r產(chǎn)生的空穴經(jīng)由P+型接觸層25以及凸部12a迅速地朝源極電極12排出，并且能夠經(jīng)由凸部12b對FP電極14更有效地施加源極電位。結(jié)果，半導體裝置4的雪崩耐量高，可靠性高。
[0061]本實施方式的上述以外的結(jié)構(gòu)、動作以及效果與上述的第I實施方式相同。
[0062]根據(jù)以上說明了的實施方式，能夠?qū)崿F(xiàn)一種能夠抑制耐壓降低的半導體裝置。
[0063]以上，對本發(fā)明的幾個實施方式進行了說明，但這些實施方式只是作為例子加以提示，并非意圖限定發(fā)明的范圍。這些新的實施方式能夠以其他各種方式實施，能夠在不脫離發(fā)明的主旨的范圍進行各種省略、替換、變更。這些實施方式或其變形包含于發(fā)明的范圍或主旨中，并且包含于權(quán)利要求書所記載的發(fā)明及其等同的范圍中。
【主權(quán)項】
1.一種半導體裝置，包括: 第一電極； 與所述第一電極電連接的第一導電型的第一半導體層； 位于所述第一半導體層上的第二導電型的第二半導體層； 位于所述第二半導體層上的所述第一導電型的第三半導體層； 位于所述第三半導體層上并與所述第三半導體層電連接的第二電極； 在第一方向上與所述第二半導體層相鄰并在第二方向上位于所述第一電極與所述第二電極之間的第三電極，所述第二方向與所述第一方向交叉；以及 具有第一端部的第四電極，所述第一端部與所述第二電極連接，所述第四電極通過絕緣膜與所述第一半導體層、所述第二半導體層、所述第三半導體層以及所述第三電極分隔開，所述第四電極的電阻率高于所述第二電極的電阻率。2.根據(jù)權(quán)利要求1所述的半導體裝置，其中， 所述第二電極由金屬構(gòu)成，并且所述第四電極由硅構(gòu)成。3.根據(jù)權(quán)利要求1所述的半導體裝置，其中， 所述第三電極包括在所述第一方向上彼此分隔開的一對第三電極部，所述第四電極在所述一對第三電極部之間沿所述第二方向延伸。4.根據(jù)權(quán)利要求3所述的半導體裝置，其中， 所述第二電極的下表面是平坦的，并且， 所述第四電極的所述第一端部沿第三方向與所述第二電極的所述下表面直接接觸一段距離，所述距離與所述第四電極沿所述第三方向的整個長度相等，所述第三方向與所述第一方向和所述第二方向正交。5.根據(jù)權(quán)利要求1所述的半導體裝置，還包括: 從所述第二電極穿過所述第三半導體層延伸到所述第二半導體層中的所述第二導電型的第四半導體層，所述第四半導體層中的第二導電型雜質(zhì)的濃度比所述第二半導體層中的第二導電型雜質(zhì)的濃度高。6.根據(jù)權(quán)利要求1所述的半導體裝置，還包括: 設(shè)置在所述第二半導體層中的所述第二導電型的第四半導體層，所述第四半導體層中的第二導電型雜質(zhì)的濃度比所述第二半導體層中的第二導電型雜質(zhì)的濃度高，其中，位于所述第二電極的下表面上的第一凸部與所述第四半導體層連接。7.根據(jù)權(quán)利要求6所述的半導體裝置，其中， 位于所述第二電極的所述下表面上的第二凸部在所述第二方向上延伸穿過所述絕緣膜，并直接接觸所述第四電極的所述第一端部。8.根據(jù)權(quán)利要求1所述的半導體裝置，其中， 位于所述第二電極的下表面上的第二凸部直接接觸所述第四電極的所述第一端部。9.根據(jù)權(quán)利要求1所述的半導體裝置，其中， 所述第四電極具有在所述第二方向上與所述第一端部分隔開的第二端部， 所述第一端部在所述第一方向上具有第一寬度，所述第二端部在所述第一方向上具有第二寬度，并且所述第一寬度小于所述第二寬度。10.根據(jù)權(quán)利要求9所述的半導體裝置，其中， 所述第四電極在所述第一方向上的寬度從所述第一寬度變化至所述第二寬度，并且所述第四電極的最大寬度在所述第一端部與所述第二端部之間，所述最大寬度大于所述第二寬度。11.一種半導體裝置，包括: 位于第一電極上的第一導電型的第一半導體層； 位于所述第一半導體層上的第二導電型的第二半導體層； 位于所述第二半導體層上的所述第一導電型的第三半導體層； 接觸所述第三半導體層的第二電極； 設(shè)置于絕緣膜中并在第一方向上彼此分隔開的一對第三電極，所述絕緣膜與所述第一半導體層、所述第二半導體層、和所述第三半導體層以及所述第二電極的下表面接觸，所述下表面平行于所述第一方向；以及 在第二方向上位于所述第一電極與所述第二電極之間并在所述第一方向上位于所述一對第三電極之間的第四電極，所述第四電極通過所述絕緣膜與所述一對第三電極分隔開，所述第二方向垂直于所述第一方向，其中， 所述第四電極的最靠近所述第二電極的所述下表面的第一端部與所述第二電極直接連接。12.根據(jù)權(quán)利要求11所述的半導體裝置，其中， 所述第二電極由金屬構(gòu)成，并且所述第四電極由硅構(gòu)成。13.根據(jù)權(quán)利要求11所述的半導體裝置，其中， 所述第四電極在與所述第一方向和所述第二方向垂直的第三方向上延伸，并且所述第四電極在所述第四電極沿著所述第三方向的整個長度上與所述第二電極的所述下表面直接接觸。14.根據(jù)權(quán)利要求11所述的半導體裝置，還包括: 設(shè)置于所述第二半導體層中的所述第二導電型的第四半導體層，所述第四半導體層中的第二導電型雜質(zhì)的濃度比所述第二半導體層中第二導電型雜質(zhì)的濃度高，其中， 位于所述第二電極的所述下表面上的第一凸部與所述第四半導體層連接。15.根據(jù)權(quán)利要求14所述的半導體裝置，其中， 位于所述第二電極的所述下表面上的第二凸部在所述第二方向上延伸穿過所述絕緣膜并與所述第四電極的所述第一端部直接接觸。16.根據(jù)權(quán)利要求11所述的半導體裝置，其中， 位于所述第二電極的所述下表面上的第二凸部與第四電極的所述第一端部直接接觸。17.根據(jù)權(quán)利要求11所述的半導體裝置，其中， 所述第四電極具有在所述第二方向上與所述第一端部分隔開的第二端部， 所述第一端部在所述第一方向上具有第一寬度，所述第二端部在所述第一方向上具有第二寬度，并且所述第一寬度小于所述第二寬度。18.根據(jù)權(quán)利要求17所述的半導體裝置，其中， 所述第四電極在所述第一方向上的寬度從所述第一寬度變化到所述第二寬度，并且所述第四電極的最大寬度位于所述第一端部與所述第二端部之間，所述最大寬度大于所述第二寬度。19.一種半導體裝置，包括: 第一導電型的漏極層； 設(shè)置于所述漏極層上的所述第一導電型的漂移層； 設(shè)置于所述漂移層上的第二導電型的基極層； 設(shè)置于所述基極層上的所述第一導電型的源極層； 在第一方向上分隔開的一對柵極電極； 與所述漏極層電連接的漏極電極； 與所述源極層電連接的源極電極，所述源極電極具有平行于所述第一方向的表面，所述表面具有與所述源極層接觸的部分；以及 在所述第一方向上位于所述一對柵極電極之間并在第二方向上延伸的場板電極，所述第二方向與所述第一方向交叉，其中，所述場板電極具有與所述源極電極直接連接的第一端部。20.根據(jù)權(quán)利要求19所述的半導體裝置，其中， 所述場板電極的所述第一端部在所述場板電極的所述第一端部在所述第一方向上的整個寬度上與所述源極電極直接連接。
【文檔編號】H01L29/06GK105957891SQ201510533043
【公開日】2016年9月21日
【申請日】2015年8月27日
【發(fā)明人】新井雅俊, 鉾本吉孝, 西脅達也
【申請人】株式會社東芝