一種降低柵電阻的方法
【專利摘要】本發(fā)明提供了一種減小柵電阻的方法，應用于NAND FLASH通過濕法刻蝕和干法刻蝕工藝來將控制柵的多晶硅暴露出來，然后再采用自對準工藝在控制柵內(nèi)形成金屬硅化物，從而降低柵電阻，進而提高Flash器件編程(寫)操作能力和效率，提高單元區(qū)的循環(huán)性能，并改善RC(resistance capacitance)延遲，提升Flash的器件性能；本發(fā)明制程變動小，實現(xiàn)性較強。
【專利說明】
一種降低柵電阻的方法
技術(shù)領域
[0001]本發(fā)明涉及存儲器制備領域，確切的說，涉及NAND閃存的制備工藝，可有效降低概電阻，提尚器件性能?！颈尘凹夹g(shù)】
[0002]隨著可攜式個人設備的流行，體積小的存儲器的需求進一步的增加，對存儲器技術(shù)的研究成為了信息技術(shù)研究的重要方向，為了更好地提高存儲密度和數(shù)據(jù)存儲的可靠性，研發(fā)重點逐漸主要集中在非揮發(fā)性存儲器(NVM，non-volatile memory)。
[0003]目前，閃存可分為NOR FLASH或NAND FLASH，NOR閃存是隨機存儲介質(zhì)，用于數(shù)據(jù)量較小的場合；NAND閃存是連續(xù)存儲介質(zhì)，適合存放大的數(shù)據(jù)。
[0004]NAND結(jié)構(gòu)是在閃存中較為普遍使用的一種結(jié)構(gòu)，NAND閃存比硬盤驅(qū)動器更好。 隨著人們持續(xù)追求功耗更低、重量更輕和性能更佳的產(chǎn)品，由于NAND所具的較高的單元密度，高存儲密度，較快的寫入和擦除速度等優(yōu)勢，其得到了廣泛的應用。同時NAND閃存的単元尺寸幾乎是N0R器件的一半，可以在給定的模具尺寸內(nèi)提供更高的容量，具有很快的寫入和擦除速度，主要功能是存儲資料，目前主要用在數(shù)碼相機等的閃存卡和MP3播放機中。
[0005]隨著閃存的不斷發(fā)展，其性能越來越收到人們的重視，而柵電阻對于閃存來說是一項很重要的指標，其直接影響著閃存的編程(寫)操作能力和效率，因此如何降低柵電阻為本領域技術(shù)人員致力研究的方向。
【發(fā)明內(nèi)容】

[0006]本發(fā)明根據(jù)現(xiàn)有技術(shù)的不足提供了一種降低NAND柵極電阻的方法，通過本發(fā)明所提供的方法可有效提尚概電阻，進而提尚了 NAND閃存的性能。
[0007]—種降低存儲器柵電容的方法，包括如下步驟:
[0008]步驟S1:提供一具有襯底的半導體結(jié)構(gòu)，且該襯底上設置有單元器件區(qū)和外圍電路區(qū)；位于所述單元器件區(qū)的襯底上設置有第一堆疊柵，位于所述外圍電路區(qū)的襯底上設置有第二堆疊柵和第三堆疊柵，所述第一堆疊柵、第二堆疊柵和第三堆疊柵的頂部均設置有一頂部多晶硅層，所述單元器件區(qū)和外圍電路區(qū)中填充氧化物，所述氧化物表面覆蓋有一掩膜層；
[0009]步驟S2:沉積一層介質(zhì)層覆蓋在所述掩膜層的上表面后，采用第一刻蝕工藝去除部分該掩膜層，以暴露所述掩膜層部分的上表面并進行研磨后，繼續(xù)采用第一刻蝕工藝回蝕該該層間介質(zhì)層；
[0010]步驟S3:繼續(xù)采用第二刻蝕工藝刻蝕剩余的層間介質(zhì)層、掩膜層和氧化物，暴露出所述第一堆疊柵、第二堆疊柵和第三堆疊柵的頂部多晶硅層的上表面及部分側(cè)壁；
[0011]步驟S4:采用自對準工藝在暴露的頂部多晶硅層中形成金屬硅化物層，并移除未反應的金屬層。
[0012]上述的降低柵電阻的方法，其中，所述外圍電路區(qū)中的襯底內(nèi)包括有源區(qū)和淺溝槽隔離區(qū)，所述第二堆疊柵位于所述有源區(qū)之上，所述第三堆疊柵位于所述淺溝槽隔離區(qū)之上。
[0013]上述的降低柵電阻的方法，其中，所述第一堆疊柵、第二堆疊柵與襯底之間均設置有一隧穿氧化層。
[0014]上述的降低柵電阻的方法，其中，所述氧化物充滿相鄰所述第一堆疊柵之間的區(qū)域并將各所述第一堆疊柵頂部予以覆蓋，且該氧化物將所述第二堆疊柵、第三堆疊柵的側(cè)壁和頂部表面以及第二堆疊柵、第三堆疊柵之間暴露的襯底表面進行覆蓋。
[0015]上述的降低柵電阻的方法，其中，所述第三堆疊柵底部與所述淺溝槽隔離區(qū)之間還填充有氧化物，且所述第三堆疊柵的頂部平面低于所述第一堆疊柵和第二堆疊柵的頂部平面。
[0016]上述的降低柵電阻的方法，其中，所述第一堆疊柵、第二堆疊柵、第三堆疊柵均包括有一 0N0層，且該0N0層位于所述頂部多晶娃層的下表面；
[0017]所述第一堆疊柵和第二堆疊柵的底部均設置有一底部多晶硅層。
[0018]上述的降低柵電阻的方法，其中，所述第一堆疊柵中的頂部多晶硅層為控制柵，且該第一堆疊柵中的底部多晶硅層為浮柵。
[0019]上述的降低柵電阻的方法，其中，所述掩膜層的材質(zhì)為氮化硅。
[0020]上述的降低柵電阻的方法，其中，采用化學氣相沉積工藝沉積所述層間介質(zhì)層。
[0021]上述的降低柵電阻的方法，其中，沉積所述層間介質(zhì)層后，還包括一 CMP處理。
[0022]上述的降低柵電阻的方法，其中，所述第一刻蝕工藝為濕法刻蝕工藝。
[0023]上述的降低柵電阻的方法，其中，所述第二刻蝕工藝為干法刻蝕工藝。
[0024]上述的降低柵電阻的方法，其中，采用如下工藝制備所述金屬硅化物層:
[0025]沉積一層金屬層將器件暴露的表面進行覆蓋，然后進行退火處理，使所述金屬層與接觸的頂部多晶硅產(chǎn)生反應，生成所述金屬硅化物，最后濕法移除未反應的金屬層。
[0026]上述的降低柵電阻的方法，其中，在沉積所述金屬層后，繼續(xù)沉積一層氮化鈦，以避免所述金屬層氧化。
[0027]上述的降低柵電阻的方法，其中，所述金屬硅化物為鎳硅化合物，鈷硅化合物以及鈦硅化合物。
[0028]上述的降低柵電阻的方法，其中，采用濕法清洗移除未反應的金屬層。
[0029]本發(fā)明可有效增加NAND型閃存器件的柵電阻，從而提升器件性能，同時制程變動小，可實現(xiàn)性較強。【附圖說明】
[0030]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明及其特征、夕卜形和優(yōu)點將會變得更明顯。在全部附圖中相同的標記指示相同的部分。并未刻意按照比例繪制附圖，重點在于示出本發(fā)明的主旨。
[0031]圖1?6為本發(fā)明一種降低柵電阻方法的流程示意圖?！揪唧w實施方式】
[0032]下面結(jié)合附圖對本發(fā)明的【具體實施方式】作進一步的說明:
[0033]本發(fā)明提供了一種減小儲存器電阻的方法，主要應用于NAND的制備工藝中，采用本發(fā)明所提供的技術(shù)方案可有效降低NAND FLASH中控制柵的電阻，有利于提高Flash器件編程(寫)操作能力和擦寫速度，同時改善了單元器件區(qū)的循環(huán)特性及RC(resistance capacitance)延遲特性，具體步驟如下:
[0034]步驟S1:首先提供一具有襯底1的半導體結(jié)構(gòu)，參照圖1所示。該襯底1上設置有單元器件區(qū)(cell)和外圍電路區(qū)(peri)。其中，在外圍電路區(qū)中的襯底1中包括有源區(qū) (active area，以下簡稱AA區(qū))和淺溝槽隔離區(qū)(shallow trench isolat1n，以下簡稱 STI區(qū))。在單元器件區(qū)的襯底1之上設置有若干第一堆疊柵，在外圍電路中的AA區(qū)之上設置有第二堆疊柵，在STI區(qū)之上設置有第三堆疊柵。其中，第一堆疊柵、第二堆疊柵和第三堆疊柵的頂部均設置有一頂部多晶硅層5,且各堆疊柵的頂部多晶硅5的下方還均設置有一 0N0 (氧化物-氮化物-氧化層，簡稱0N0)薄膜層4。進一步的，第一堆疊柵和第二堆疊柵的底部還設置有一底部多晶硅層3,該底部多晶硅層3與襯底1之間還形成有一隧穿氧化層(tunnel oxide)。在單元器件區(qū)和外圍電路區(qū)中還填充有氧化物6,在單元器件區(qū)中， 該氧化物6將單元器件區(qū)中的器件表面完全覆蓋，即將相鄰第一堆疊柵之間的區(qū)域完全填充，且將各第一堆疊柵的頂部也予以覆蓋；而在外圍電路區(qū)中，該氧化物6將第二堆疊柵及第三堆疊柵的頂部和側(cè)壁以及暴露的襯底1表面進行覆蓋，而STI區(qū)填充有氧化物6為本領域公知常識，因此不予贅述。此外，在第三堆疊柵和STI區(qū)上表面之間還填充有氧化物， 且第三堆疊柵的頂部平面低于第一堆疊柵和第二堆疊柵的頂部平面。此外，氧化物6的表面還沉積有一層掩膜層7,該掩膜層7的材質(zhì)為氮化硅。其中，在單元器件區(qū)中的第一堆疊柵的頂部多晶硅5是作為本發(fā)明NAND FLASH中的控制柵(control gate，簡稱CG)，而底部多晶硅層3則是作為浮柵(floating gate，簡稱FG)。具體形成上述器件結(jié)構(gòu)之技術(shù)方案為本領域所公知，在此不予贅述。
[0035]步驟S2:沉積一層層間介質(zhì)層8(以下簡稱ILD層)將單元器件區(qū)和外圍電路區(qū)進行覆蓋后，進行一研磨工藝，形成圖2所示的結(jié)構(gòu)。在此步驟中，采用CVD(Chemical Vapor D印osit1n，化學氣相沉積，簡稱CVD)工藝沉積形成該ILD層8,以及采用CMP (Ch emical Mechanical Polishing，化學機械研磨，簡稱CMP)工藝對ILD層8進行研磨。
[0036]步驟S3:采用第一刻蝕工藝對ILD層8進行刻蝕，將單元器件區(qū)和外圍電路區(qū)中的ILD層8進行部分去除，在本發(fā)明的實施例中，采用濕法刻蝕(wet etch)工藝進行此步刻蝕工藝，同時，根據(jù)工藝需求及ILD層8的材質(zhì)來選擇濕法刻蝕的藥劑及時間，進而使得刻蝕停止在最佳位置處。具體的，進行用第一刻蝕工藝后，在單元器件區(qū)中，由于掩膜層7 的阻擋作用，會刻蝕停止在掩膜層7上方，進而將掩膜層7表面的ILD層8進行全部去除； 而在外圍電路區(qū)中，由于在第二堆疊柵和第三堆疊柵之間的氧化物6形成有溝槽，因此在進行第一刻蝕工藝之后，相比較單元器件區(qū)會消耗掉更多厚度的ILD層8,因此在外圍電路區(qū)中剩余的層間介質(zhì)層8頂部平面要低于單元器件區(qū)中的剩余的層間介質(zhì)層8頂部平面， 如圖3所示結(jié)構(gòu)。
[0037]步驟S4:繼續(xù)采用第二刻蝕工藝進行刻蝕，以將各堆疊柵中的頂部多晶硅層5的頂部及部分側(cè)壁予以暴露，如圖4所示結(jié)構(gòu)。在本發(fā)明的實施例中，采干法刻蝕(dry etch) 工藝進行此步刻蝕工藝，以去除部分ILD層8、部分掩膜層7以及部分氧化層6,進而將各堆疊柵的頂部多晶硅層5的部分暴露出來。在進行干法刻蝕的過程中，通過干法刻蝕設備來控制刻蝕氣體的相關反應條件保證刻蝕斷面位于0N0層4的頂部平面之上，進而保證在后續(xù)工藝中底部多晶硅層3不受到影響。
[0038]步驟S5:進行自對準工藝在暴露出的頂部多晶硅層5內(nèi)形成金屬硅化物10。具體步驟如下:
[0039]首先沉積一層金屬層9將暴露的器件表面完全覆蓋，如圖5所示結(jié)構(gòu)。進一步的， 在沉積形成金屬層9之后，還可繼續(xù)沉積一層氮化鈦(TiN)將金屬層9進行覆蓋，進而可有效避免沉積的金屬層9產(chǎn)生氧化反應。但是本領域技術(shù)人員應當理解，沉積氮化鈦為非必要步驟，根據(jù)生產(chǎn)成本也可不采用該步驟，對本發(fā)明之發(fā)明點并無影響。金屬層9沉積過后，進行一次或多次的快速熱退火處理(RTA)，使得金屬層9與接觸的多晶硅產(chǎn)生反應，進而在頂部多晶娃層5內(nèi)形成金屬娃化物10。在本發(fā)明中，形成的金屬娃化物10為鎳娃化合物，鈷硅化合物或鈦硅化合物，可通過選擇沉積的金屬層9的材質(zhì)來進行選擇；最后再濕法清洗移除未反應的金屬層，形成圖6所示結(jié)構(gòu)。同時本發(fā)明在步驟S4中可通過干法刻蝕的反應條件來控制蝕刻的深度，進而決定金屬硅化物在CG中的位置。由于金屬硅化物的電阻值相比較多晶硅的電阻值要小很多，因此在很大程度上降低了 NAND FLASH的柵電阻，而柵電阻的降低則意味著進而可有效的增大控制柵的電容，進而提高Flash器件編程(寫)操作能力和效率，提高提高單元區(qū)的循環(huán)性能，并改善RC (resistance capacitance)延遲，提升Flash的器件性能。
[0040]綜上所述，由于本發(fā)明采用了以上技術(shù)方案，本發(fā)明可有效降低柵電阻，提高 Flash器件編程(寫)操作能力和效率，提高提高單元區(qū)的循環(huán)性能，并改善RC(resistance capacitance)延遲，提升Flash的器件性能；同時制程變動小，實現(xiàn)成本較低，適合大范圍推廣使用。
[0041]以上對本發(fā)明的較佳實施例進行了描述。需要理解的是，本發(fā)明并不局限于上述特定實施方式，其中未盡詳細描述的設備和結(jié)構(gòu)應該理解為用本領域中的普通方式予以實施；任何熟悉本領域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例，這并不影響本發(fā)明的實質(zhì)內(nèi)容。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護的范圍內(nèi)。
【主權(quán)項】
1.一種降低柵電阻的方法，其特征在于，包括如下步驟:步驟S1:提供一具有襯底的半導體結(jié)構(gòu)，且該襯底上設置有單元器件區(qū)和外圍電路 區(qū)；位于所述單元器件區(qū)的襯底上設置有第一堆疊柵，位于所述外圍電路區(qū)的襯底上設置 有第二堆疊柵和第三堆疊柵，所述第一堆疊柵、第二堆疊柵和第三堆疊柵的頂部均設置有 一頂部多晶硅層，所述單元器件區(qū)和外圍電路區(qū)中填充氧化物，且該氧化物的表面覆蓋有一掩膜層；步驟S2:沉積一層層間介質(zhì)層覆蓋在所述掩膜層的上表面后，采用第一刻蝕工藝去除 部分所述介質(zhì)層，以暴露所述掩膜層部分的上表面；步驟S3:繼續(xù)采用第二刻蝕工藝刻蝕剩余的層間介質(zhì)層、掩膜層和氧化物，暴露出所 述第一堆疊柵、第二堆疊柵和第三堆疊柵的頂部多晶硅層的上表面及部分側(cè)壁；步驟S4:采用自對準工藝在暴露的頂部多晶硅層中形成金屬硅化物層，并移除未反應 的金屬層。2.如權(quán)利要求1所述的降低柵電阻的方法，其特征在于，所述外圍電路區(qū)中的襯底內(nèi) 包括有源區(qū)和淺溝槽隔離區(qū)，所述第二堆疊柵位于所述有源區(qū)之上，所述第三堆疊柵位于 所述淺溝槽隔離區(qū)之上。3.如權(quán)利要求2所述的降低柵電阻的方法，其特征在于，所述氧化物充滿相鄰所述第 一堆疊柵之間的區(qū)域并將各所述第一堆疊柵頂部予以覆蓋，且該氧化物將所述第二堆疊 柵、第三堆疊柵的側(cè)壁和頂部表面以及第二堆疊柵、第三堆疊柵之間暴露的襯底表面進行覆蓋。4.如權(quán)利要求1所述的降低柵電阻的方法，其特征在于，所述第一堆疊柵、第二堆疊柵 與襯底之間均設置有一隧穿氧化層。5.如權(quán)利要求1所述的降低柵電阻的方法，其特征在于，所述第三堆疊柵底部與所述 淺溝槽隔離區(qū)之間還填充有氧化物，且所述第三堆疊柵的頂部平面低于所述第一堆疊柵和 第二堆疊柵的頂部平面。6.如權(quán)利要求1所述的降低柵電阻的方法，其特征在于，所述第一堆疊柵、第二堆疊 柵、第三堆疊柵均包括有一 0N0層，且該0N0層位于所述頂部多晶硅層的下表面；所述第一堆疊柵和第二堆疊柵的底部均設置有一底部多晶硅層。7.如權(quán)利要求6所述的降低柵電阻的方法，其特征在于，所述第一堆疊柵中的頂部多 晶硅層為控制柵，且該第一堆疊柵中的底部多晶硅層為浮柵。8.如權(quán)利要求1所述的降低柵電阻的方法，其特征在于，所述掩膜層的材質(zhì)為氮化硅。9.如權(quán)利要求1所述的降低柵電阻的方法，其特征在于，采用化學氣相沉積工藝沉積 所述層間介質(zhì)層。10.如權(quán)利要求1所述的降低柵電阻的方法，其特征在于，沉積所述層間介質(zhì)層后，還 包括一 CMP處理。11.如權(quán)利要求1所述的降低柵電阻的方法，其特征在于，所述第一刻蝕工藝為濕法刻 蝕工藝。12.如權(quán)利要求1所述的降低柵電阻的方法，其特征在于，所述第二刻蝕工藝為干法刻 蝕工藝。13.如權(quán)利要求1所述的降低柵電阻的方法，其特征在于，采用如下工藝制備所述金屬硅化物層:沉積一層金屬層將器件暴露的表面進行覆蓋，然后進行退火處理，使所述金屬層與接 觸的頂部多晶硅產(chǎn)生反應，生成所述金屬硅化物，最后濕法移除未反應的金屬層。14.如權(quán)利要求1所述的降低柵電阻的方法，其特征在于，在沉積所述金屬層后，繼續(xù) 沉積一層氮化鈦，以避免所述金屬層氧化。15.如權(quán)利要求1所述的降低柵電阻的方法，其特征在于，所述金屬硅化物為鎳硅化合 物，鈷硅化合物或鈦硅化合物。16.如權(quán)利要求1所述的降低柵電阻的方法，其特征在于，采用濕法清洗移除未反應的金屬層。
【文檔編號】H01L21/28GK105990117SQ201510059301
【公開日】2016年10月5日
【申請日】2015年2月4日
【發(fā)明人】黃芳, 金龍燦, 宋長庚
【申請人】中芯國際集成電路制造(上海)有限公司