溝槽功率器件及制作方法
【專利摘要】本發(fā)明揭示了一種溝槽功率器件及制作方法。本發(fā)明提供的一種溝槽功率器件及制作方法，通過在半導(dǎo)體襯底中形成第一溝槽、第二溝槽、第三溝槽，并在所述溝槽的底壁形成第一介質(zhì)層，在第一溝槽的側(cè)壁形成第二介質(zhì)層，在第一溝槽的第一介質(zhì)層上第二介質(zhì)層之間的填充材料層形成靜電隔離結(jié)構(gòu)，進而實現(xiàn)了靜電隔離結(jié)構(gòu)設(shè)置在半導(dǎo)體襯底中，避免了靜電隔離結(jié)構(gòu)高于第二溝槽、第三溝槽的情況，使得半導(dǎo)體襯底表面平整，有效解決由于傳統(tǒng)靜電隔離結(jié)構(gòu)的不平坦使后續(xù)的沉積工藝臺階覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕阻擋層等問題，從而實現(xiàn)器件結(jié)構(gòu)，使參數(shù)和可靠性滿足產(chǎn)品的要求。
【專利說明】
溝槽功率器件及制作方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明涉及半導(dǎo)體設(shè)備領(lǐng)域，特別是涉及一種溝槽功率器件及制作方法。
【背景技術(shù)】
[0002] 半導(dǎo)體技術(shù)中，功率分立器件包括功率M0SFET、大功率晶體管和IGBT等器件。早期 功率器件均是基于平面工藝生產(chǎn)，但隨著半導(dǎo)體技術(shù)的發(fā)展，小尺寸、大功率、高性能成了 半導(dǎo)體發(fā)展的趨勢。溝槽工藝由于將溝道從水平變成垂直，消除了平面結(jié)構(gòu)寄生JFET電阻 的影響，使元胞尺寸大大縮小，在此基礎(chǔ)上增加原胞密度，提高單位面積芯片內(nèi)溝道的總寬 度，就可以使得器件在單位硅片上的溝道寬長比增大從而使電流增大、導(dǎo)通電阻下降以及 相關(guān)參數(shù)得到優(yōu)化，實現(xiàn)了更小尺寸的管芯擁有更大功率和高性能的目標，因此溝槽工藝 越來越多運用于新型功率器件中。
[0003] 靜電放電（Electro Static Discharge，ESD)是一種在兩個物體之間的快速電荷 轉(zhuǎn)移現(xiàn)象，在這種現(xiàn)象中伴隨有很大電場強度和電流密度，如果不能有效釋放此能量，將會 導(dǎo)致器件柵氧擊穿，甚至使硅襯底和介質(zhì)層擊穿、燒壞。目前在電路產(chǎn)品中，絕大多數(shù)集成 電路中的靜電隔離結(jié)構(gòu)都是在硅襯底中通過摻雜硅來實現(xiàn)的，這將占用一定的硅片面積， 但對于器件產(chǎn)品，通常是在多晶硅層(立體空間）實現(xiàn)靜電隔離結(jié)構(gòu)，就能夠節(jié)約一定的面 積，從而節(jié)約成本。但是采用多晶硅實現(xiàn)的靜電隔離結(jié)構(gòu)，也存在種種弊端。如圖1所示為傳 統(tǒng)具有靜電保護功能的溝槽功率器件結(jié)構(gòu)示意圖，整個器件可分為ESD區(qū)域、柵極連線區(qū)域 和原胞區(qū)域。其中，ESD區(qū)域中靜電隔離結(jié)構(gòu)3就是采用多晶硅摻雜多組P/N相間實現(xiàn)ESD保 護功能。由于靜電隔離結(jié)構(gòu)3將會存在很大的電場強度和電流密度，因此需要將靜電隔離結(jié) 構(gòu)3和半導(dǎo)體硅襯底1有效隔離開，因此在靜電隔離結(jié)構(gòu)3下方需要較厚的介質(zhì)層2隔離，厚 度hi通常需要大于4000人。同時，由于多晶娃本身需要厚度h2通常大于6000人，因此會存 在約1M1甚至大于ιμπι的臺階差，這種不平坦的結(jié)構(gòu)會使得后續(xù)的沉積介質(zhì)層4的工藝的臺 階覆蓋不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕阻 擋層，使器件結(jié)構(gòu)無法實現(xiàn)，使產(chǎn)品的參數(shù)和可靠性不能夠滿足要求。
[0004] 如何通過優(yōu)化產(chǎn)品結(jié)構(gòu)、工藝流程降低由于靜電隔離結(jié)構(gòu)產(chǎn)生的臺階差，使整個 半導(dǎo)體襯底表面平坦，有效解決由于傳統(tǒng)靜電隔離結(jié)構(gòu)的不平坦化使后續(xù)的沉積工藝臺階 覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕 阻擋層等問題，以及如何結(jié)合底部厚氧化層(Thick Bottom 0xide，TB0)工藝，獲得高性能 ESD能力的靜電隔離結(jié)構(gòu)，從而實現(xiàn)器件結(jié)構(gòu)，使參數(shù)和可靠性滿足產(chǎn)品的要求，是本技術(shù) 領(lǐng)域人員所要研究的內(nèi)容。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于提供一種溝槽功率器件及制作方法，解決由于傳統(tǒng)靜電隔離結(jié) 構(gòu)所致的半導(dǎo)體襯底表面不平坦而影響后續(xù)的沉積工藝臺階覆蓋能力，特別是光刻出現(xiàn)勻 膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕阻擋層等問題。
[0006] 為解決上述問題，本發(fā)明提供一種溝槽功率器件的制作方法，包括：
[0007] 提供半導(dǎo)體襯底；
[0008] 在所述半導(dǎo)體襯底中形成第一溝槽、第二溝槽和第三溝槽；
[0009] 在所述第一溝槽、第二溝槽和第三溝槽的底壁形成第一介質(zhì)層；
[0010] 在所述半導(dǎo)體襯底表面及所述第一溝槽、第二溝槽和第三溝槽的側(cè)壁上生長柵介 電層；
[0011] 在所述第一溝槽、第二溝槽及第三溝槽內(nèi)形成填充材料層并填充滿所述第一溝 槽、第二溝槽及第三溝槽；
[0012] 進行平坦化，使得所述半導(dǎo)體襯底表面裸露出柵介電層和填充材料層，且所述柵 介電層和填充材料層的上表面齊平；
[0013] 在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)形成P阱；
[0014] 在所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽兩側(cè)所述P阱上形成N型區(qū)， 在所述第一溝槽內(nèi)的填充材料層中形成第一摻雜區(qū)；
[0015] 在所述第一溝槽內(nèi)的填充材料層中形成第二摻雜區(qū)，所述第一摻雜區(qū)和第二摻雜 區(qū)間隔分布，且摻雜類型不同；
[0016] 刻蝕所述第一溝槽中的填充材料層形成緊靠所述第一溝槽的側(cè)壁并暴露出所述 第一介質(zhì)層的凹槽，剩余第一摻雜區(qū)和第二摻雜區(qū)共同作為靜電隔離結(jié)構(gòu)；
[0017]在所述半導(dǎo)體襯底上形成第二介質(zhì)層，所述第二介質(zhì)層填充所述凹槽；
[0018] 刻蝕所述第二介質(zhì)層以形成接觸孔，所述接觸孔分別延伸至第一溝槽的第一摻雜 區(qū)中、第二溝槽的填充材料層中及第三溝槽一側(cè)的P阱中；以及
[0019] 在所述接觸孔底部形成P型區(qū)。
[0020] 可選的，對于所述的溝槽功率器件的制作方法，所述第一溝槽的深度為0.8μπι-2.5 Μ，寬度為1μηι-10μηι，所述第二溝槽的深度為0.8μηι-2.5μηι，寬度為0.5μηι-2μηι，所述第三溝 槽的深度為 〇. 8μηι-2.5μηι，寬度為 0.1μηι-0.6μηι。
[0021] 可選的，對于所述的溝槽功率器件的制作方法，所述第一介質(zhì)層的材料為二氧化 硅、氮化硅、氮氧化硅的一種或多種組合。
[0022] 可選的，對于所述的溝槽功率器件的制作方法，所述第一介質(zhì)層的厚度為 ιοοοΑ-ιαοοοΑο
[0023] 可選的，對于所述的溝槽功率器件的制作方法，采用高密度等離子體化學(xué)氣相沉 積形成所述第一介質(zhì)層。
[0024] 可選的，對于所述的溝槽功率器件的制作方法，所述填充材料層的厚度為0.3μπι-1 μηι〇
[0025] 可選的，對于所述的溝槽功率器件的制作方法，在所述半導(dǎo)體襯底中形成第一溝 槽、第二溝槽和第三溝槽之后，在所述第一溝槽、第二溝槽和第三溝槽的底壁形成第一介質(zhì) 層之前，還包括：
[0026]在所述第一溝槽、第二溝槽和第三溝槽的側(cè)壁和底壁形成第一氧化層；
[0027]去除所述第一氧化層。
[0028]可選的，對于所述的溝槽功率器件的制作方法，在所述第一溝槽、第二溝槽及第三 溝槽內(nèi)形成填充材料層并填充滿所述第一溝槽、第二溝槽及第三溝槽之后，在進行平坦化 之前，還包括：
[0029] 在所述第一溝槽所在區(qū)域上形成第一阻止層；
[0030] 對所述第二溝槽及第三溝槽內(nèi)的填充材料層進行摻雜。
[0031] 可選的，對于所述的溝槽功率器件的制作方法，所述第二阻止層的材料為二氧化 硅、氮化硅、氮氧化硅的一種或多種組合。
[0032]可選的，對于所述的溝槽功率器件的制作方法，所述第二阻止層的厚度為 3000A-6000A。
[0033]可選的，對于所述的溝槽功率器件的制作方法，所述進行平坦化包括：
[0034]去除所述第一阻止層；
[0035]減薄半導(dǎo)體襯底表面的填充材料層至與柵介電層齊平。
[0036] 可選的，對于所述的溝槽功率器件的制作方法，采用濕法工藝去除所述第二阻止 層。
[0037] 可選的，對于所述的溝槽功率器件的制作方法，采用化學(xué)機械研磨工藝或回刻工 藝去除所述填充材料層。
[0038] 可選的，對于所述的溝槽功率器件的制作方法，所述第一摻雜區(qū)和第二摻雜區(qū)穿 透所述第一溝槽內(nèi)的填充材料層。
[0039] 可選的，對于所述的溝槽功率器件的制作方法，所述凹槽由刻蝕所述第一摻雜區(qū) 形成。
[0040] 可選的，對于所述的溝槽功率器件的制作方法，采用干法刻蝕工藝形成所述凹槽。 [0041 ]可選的，對于所述的溝槽功率器件的制作方法，所述凹槽的寬度為0.2μπι-1.5μπι。
[0042] 可選的，對于所述的溝槽功率器件的制作方法，所述第二介質(zhì)層的材料為二氧化 硅、氮化硅、氮氧化硅的一種或組合。
[0043] 可選的，對于所述的溝槽功率器件的制作方法，所述接觸孔位于所述半導(dǎo)體襯底 中的深度為〇. Iwii-0.8μηι。
[0044] 可選的，對于所述的溝槽功率器件的制作方法，在所述接觸孔底部形成Ρ型區(qū)之 后，還包括：
[0045] 在所述半導(dǎo)體襯底上形成金屬層，所述金屬層填充所述接觸孔;以及
[0046] 在所述金屬層上形成鈍化層。
[0047] 本發(fā)明還提供一種溝槽功率器件，包括：
[0048]半導(dǎo)體襯底；
[0049] 位于所述半導(dǎo)體襯底中的第一溝槽、第二溝槽及第三溝槽；
[0050] 位于所述第一溝槽底壁、第二溝槽及第三溝槽的底壁的第一介質(zhì)層；
[0051] 位于所述半導(dǎo)體襯底表面及所述第一溝槽、第二溝槽和第三溝槽的側(cè)壁上的柵介 電層；
[0052] 位于第一溝槽、第二溝槽及第三溝槽中的填充材料層，且所述柵介電層和填充材 料層的上表面齊平；
[0053] 位于所述第一溝槽內(nèi)的填充材料層中的第一摻雜區(qū)和第二摻雜區(qū)，所述第一摻雜 區(qū)和第二摻雜區(qū)間隔分布，且摻雜類型不同，共同作為靜電隔離結(jié)構(gòu)；
[0054]位于所述第一溝槽中緊靠所述第一溝槽的側(cè)壁并暴露出所述第一介質(zhì)層的凹槽；
[0055]位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)的P阱；
[0056]位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽兩側(cè)所述P阱上的N型區(qū)； [0057]位于所述半導(dǎo)體襯底上的第二介質(zhì)層，所述第二介質(zhì)層填充所述凹槽；
[0058] 接觸孔，所述接觸孔貫穿所述第二介質(zhì)層并分別延伸至第一溝槽的第一摻雜區(qū) 中、第二溝槽的填充材料層中及第三溝槽一側(cè)的P阱中；以及
[0059] 位于所述接觸孔底部的P型區(qū)。
[0060] 可選的，對于所述的溝槽功率器件，所述第一溝槽的深度為0.8μπι-2.5μπι，寬度為1 μηι-10μηι，所述第二溝槽的深度為0.8以111-2.5以111，寬度為0.5以111-2以111，所述第三溝槽的深度為 0 · 8μηι-2 · 5μηι，寬度為 0 · 1μηι-0 · 6μηι。
[0061] 可選的，對于所述的溝槽功率器件，所述第一介質(zhì)層的材料為二氧化硅、氮化硅、 氮氧化硅的一種或多種組合。
[0062] 可選的，對于所述的溝槽功率器件，所述第一介質(zhì)層的厚度為ιοοοΑ-?οοοοΑ。
[0063] 可選的，對于所述的溝槽功率器件，所述填充材料層的厚度為0.3μπι-1μπι。
[0064] 可選的，對于所述的溝槽功率器件，所述第一摻雜區(qū)和第二摻雜區(qū)穿透所述第一 溝槽內(nèi)的填充材料層。
[0065]可選的，對于所述的溝槽功率器件，所述凹槽的寬度為0·2μπι-1 ·5μπι。
[0066] 可選的，對于所述的溝槽功率器件，所述第二介質(zhì)層的材料為二氧化硅、氮化硅、 氮氧化硅的一種或組合。
[0067] 可選的，對于所述的溝槽功率器件，所述接觸孔位于所述半導(dǎo)體襯底中的深度為 0· 1μπι-〇·8μπι〇
[0068] 可選的，對于所述的溝槽功率器件，還包括：
[0069] 位于所述半導(dǎo)體襯底上的金屬層，所述金屬層填充所述接觸孔;以及
[0070] 位于所述金屬層上的鈍化層。
[0071] 與現(xiàn)有技術(shù)相比，本發(fā)明提供的一種溝槽功率器件及制作方法，通過在半導(dǎo)體襯 底中形成第一溝槽，并在所述第一溝槽的底壁形成第一介質(zhì)層，在第二溝槽的側(cè)壁形成第 二介質(zhì)層，在第一介質(zhì)層上第二介質(zhì)層之間形成靜電隔離結(jié)構(gòu)，進而實現(xiàn)了靜電隔離結(jié)構(gòu) 設(shè)置在半導(dǎo)體襯底中，避免了靜電隔離結(jié)構(gòu)高于第二溝槽、第三溝槽的情況，使得半導(dǎo)體襯 底表面平整，有效解決由于傳統(tǒng)靜電隔離結(jié)構(gòu)的不平坦使后續(xù)的沉積工藝臺階覆蓋能力不 佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻膠偏薄無法有效作為刻蝕阻擋層等問 題，從而實現(xiàn)器件結(jié)構(gòu)，使參數(shù)和可靠性滿足產(chǎn)品的要求。
【附圖說明】
[0072] 圖1為現(xiàn)有技術(shù)中溝槽功率器件的結(jié)構(gòu)示意圖；
[0073] 圖2為本發(fā)明一實施例中的溝槽功率器件制作方法的流程圖；
[0074]圖3-12為本發(fā)明實施例一實施例中的溝槽功率器件的制作過程中的結(jié)構(gòu)示意圖。
【具體實施方式】
[0075]下面將結(jié)合示意圖對本發(fā)明的溝槽功率器件及制作方法進行更詳細的描述，其中 表示了本發(fā)明的優(yōu)選實施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍 然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當被理解為對于本領(lǐng)域技術(shù)人員的廣泛知道， 而并不作為對本發(fā)明的限制。
[0076]在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權(quán)利要 求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非 精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。
[0077]本發(fā)明提供一種溝槽功率器件及制作方法，所述溝槽功率器件的制作方法包括： [0078]步驟SI 1，提供半導(dǎo)體襯底；
[0079]步驟S12，在所述半導(dǎo)體襯底中形成第一溝槽、第二溝槽和第三溝槽；
[0080]步驟S13,在所述第一溝槽、第二溝槽和第三溝槽的底壁形成第一介質(zhì)層；
[0081 ]步驟S14,在所述半導(dǎo)體襯底表面及所述第一溝槽、第二溝槽和第三溝槽的側(cè)壁上 生長柵介電層；
[0082] 步驟S15，在所述第一溝槽、第二溝槽及第三溝槽內(nèi)形成填充材料層并填充滿所述 第一溝槽、第二溝槽及第三溝槽；
[0083] 步驟S16,進行平坦化，使得所述半導(dǎo)體襯底表面裸露出柵介電層和填充材料層， 且所述柵介電層和填充材料層的上表面齊平；
[0084]步驟S17,在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)形成P阱；
[0085]步驟S18,在所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽兩側(cè)所述P阱上形 成N型區(qū)，在所述第一溝槽內(nèi)的填充材料層中形成第一摻雜區(qū)；
[0086] 步驟S19,在所述第一溝槽內(nèi)的填充材料層中形成第二摻雜區(qū)，所述第一摻雜區(qū)和 第二摻雜區(qū)間隔分布，且摻雜類型不同；
[0087] 步驟S20,刻蝕所述第一溝槽中的填充材料層形成緊靠所述第一溝槽的側(cè)壁并暴 露出所述第一介質(zhì)層的凹槽，剩余第一摻雜區(qū)和第二摻雜區(qū)共同作為靜電隔離結(jié)構(gòu)；
[0088]步驟S21，在所述半導(dǎo)體襯底上形成第二介質(zhì)層，所述第二介質(zhì)層填充所述凹槽；
[0089] 步驟S22,刻蝕所述第二介質(zhì)層以形成接觸孔，所述接觸孔分別延伸至第一溝槽的 第一摻雜區(qū)中、第二溝槽的填充材料層中及第三溝槽一側(cè)的P阱中；以及
[0090] 步驟S23,在所述接觸孔底部形成P型區(qū)。
[0091] 下面請結(jié)合圖2及圖3-12對本發(fā)明的溝槽功率器件及制作方法進行詳細介紹。其 中圖2為本發(fā)明一實施例中的溝槽功率器件制作方法的流程圖；圖3-12為本發(fā)明實施例一 實施例中的溝槽功率器件的制作過程中的結(jié)構(gòu)示意圖。
[0092] 首先，執(zhí)行步驟S11，如圖3所示，提供半導(dǎo)體襯底10。所述半導(dǎo)體襯底10可以是硅 襯底、鍺硅襯底、m-v族元素化合物襯底或本領(lǐng)域技術(shù)人員公知的其他半導(dǎo)體材料襯底， 本實施例中米用的是娃襯底。更具體地，本實施例中米用的娃襯底可以形成有M0S場效應(yīng)晶 體管、IGBT絕緣柵場效應(yīng)晶體管、肖特基等半導(dǎo)體器件。
[0093] 具體的，在本步驟S11中，所述具有特定摻雜類型的半導(dǎo)體襯底，指的是根據(jù)產(chǎn)品 特性摻雜一定雜質(zhì)量的N型和P型半導(dǎo)體襯底。
[0094] 接著，執(zhí)行步驟S12,在所述半導(dǎo)體襯底10中形成第一溝槽11a、第二溝槽lib和第 三溝槽11c。請繼續(xù)參考圖3,可以是在所述半導(dǎo)體襯底10上采用干法刻蝕刻蝕硅，獲得所述 第一溝槽11a、第二溝槽lib和第三溝槽11c。所述第一溝槽11a的深度為0.8μπι-2.5μπι，寬度 為1μηι-10μηι，所述第二溝槽1 lb的深度為0.8μηι-2.5μηι，寬度為0.5μηι-2μηι，所述第三溝槽11 c 的深度為〇·8μηι-2·5μηι，寬度為0· 1μηι-0·6μηι。在本發(fā)明中，形成的所述第一溝槽11a目的是 為了將之后的靜電隔離結(jié)構(gòu)制作在該第一溝槽11a中，及所述第一溝槽11a所在區(qū)域為ESD 區(qū)，相應(yīng)的，所述第二溝槽lib所在區(qū)域為柵極引線區(qū)，所述第三溝槽11c所在區(qū)域為原胞 區(qū)。
[0095] 接著，執(zhí)行步驟SI21，進行高溫修復(fù)。較佳的，在1000°C-1200°C溫度范圍內(nèi)執(zhí)行高 溫犧牲氧化，對所述第一溝槽11a、第二溝槽lib和第三溝槽11c的底壁和側(cè)壁進行高溫修 復(fù)，產(chǎn)生約丨0A-丨0000A厚度的犧牲氧化層，然后采用較稀的Β0Ε腐蝕液漂洗。
[0096] 接著，執(zhí)行步驟S13，請參考圖4，在所述第一溝槽1 la、第二溝槽1 lb和第三溝槽1 lc 的底壁形成第一介質(zhì)層11。在本發(fā)明實施例中，所述第一介質(zhì)層11的材料為二氧化硅、氮化 硅、氮氧化硅等材料，或為所述氧化硅、氮化硅、氮氧化硅、等材料的一種或多種組合。
[0097] 具體的，在本步驟S13中，本實施例所述第一介質(zhì)層11的材料選擇為氧化硅，厚度 為 I 〇〇〇 A-loooo A。
[0098] 具體的，在本步驟S13中，采用高密度等離子體化學(xué)氣相沉積(HDPCVD)形成所述第 一介質(zhì)層11。且由圖4可見，所述第一介質(zhì)層11僅形成在所述第一溝槽11a、第二溝槽lib和 第三溝槽11c的底壁，半導(dǎo)體襯底10的其他位置則不被覆蓋。
[00"]由此，本步驟實現(xiàn)了結(jié)合底部厚氧化層(Thick Bottom 0xide，TB0)工藝進行溝槽 功率器件的制造加工，有助于提高器件的靈敏度和反應(yīng)速度，降低能耗。
[0100]接著，執(zhí)行步驟S14,請參考圖5,在所述半導(dǎo)體襯底10表面及所述第一溝槽11a、第 二溝槽lib及第三溝槽11c的側(cè)壁生長柵介電層12。所述柵介電層12的生長可以采用摻氯氧 化來完成，溫度范圍為1000°C-1200°C，所述柵介電層12的厚度范圍為5〇A，5000：A，較佳 的，當柵介電層12的厚度為200A-600A時，可以作為后續(xù)注入的掩蔽層使用（柵介電層12 的厚度關(guān)系到Vth\Qg等多項參數(shù)，其厚度根據(jù)產(chǎn)品特性來定，因此本領(lǐng)域技術(shù)人員可以依 據(jù)實際需要設(shè)定柵介電層12的厚度）。
[01 01 ]然后，執(zhí)行步驟S15，在所述第一溝槽1 la、第二溝槽1 lb及第三溝槽1 lc內(nèi)形成填充 材料層13并填充滿所述第一溝槽11a、第二溝槽lib及第三溝槽11c。較佳的，所述填充材料 層13的材料為不摻雜的多晶硅，即未摻雜任何P或N型雜質(zhì)的的多晶硅。本步驟主要是因為 靜電隔離結(jié)構(gòu)需要通過在填充材料層13上進行較精確的區(qū)域性注入，實現(xiàn)ESD功能，如果沉 積的過程中存在摻雜，則后續(xù)調(diào)整靜電隔離結(jié)構(gòu)的第一摻雜區(qū)和第二摻雜區(qū)的濃度就會存 在較大的不確定性。
[0102] 具體的，在步驟S15中，所述沉積的不摻雜多晶，其厚度由于需要具備承受ESD耐壓 釋放能力，通常需要厚T 3 000A，例如〇 · 3μηι-1μηι。
[0103] 然后，執(zhí)行步驟S151，請參考圖5,在所述半導(dǎo)體襯底10上形成第一阻止層14,所述 第一阻止層14覆蓋所述第一溝槽11a所在區(qū)域上的填充材料層13。所述第一阻止層14的材 料為二氧化硅、氮化硅、氮氧化硅的一種或組合，例如在本實施例中，可以選擇為氧化硅材 質(zhì)。所述第一阻止層14的厚度為3〇00人-6000;4。
[0104] 然后，執(zhí)行步驟S152,以所述第一阻止層14為掩膜，對第二溝槽lib及第三溝槽11c 中的填充材料層13進行摻雜。具體的，可以是采用磷預(yù)沉積的方法進行摻雜。
[0105] 然后，執(zhí)行步驟S16,如圖5-圖6所示，進行平坦化，使得所述半導(dǎo)體襯底10表面裸 露出柵介電層12和填充材料層13,且所述柵介電層12和填充材料層13的上表面齊平。具體 的，本步驟S16包括:依次去除所述第一阻止層14和部分填充材料層13,裸露出柵介電層12 和填充材料層13,且所述柵介電層12和填充材料層13上表面齊平。具體的，具體的，可以采 用濕法刻蝕去除所述第一阻止層14,而對于部分填充材料層13的去除，則可以采用化學(xué)機 械研磨(CMP)工藝，也可以采用回刻工藝，從而使得柵介電層12裸露出，由此實現(xiàn)半導(dǎo)體表 面上平坦。
[0106] 之后，執(zhí)行步驟S17,如圖7所示，在所述半導(dǎo)體襯底10中第一溝槽11a、第二溝槽 lib和第三溝槽11c兩側(cè)形成P阱15。具體的，可以進行第一次離子注入和退火，在所述半導(dǎo) 體襯底10中第一溝槽11a、第二溝槽lib及第三溝槽11c兩側(cè)形成P阱15。
[0107] 本步驟S17中，所述第一次離子注入和退火為采用硼離子注入，注入能量為60KeV_ 150KeV，注入劑量 1E13/cm2-lE14/cm2，退火溫度為 1000 °C-1200 °C。
[0108] 由于所述P阱15的注入濃度相對填充材料層13的摻雜需要的較淡，因此可以整片 直接注入。
[0109] 具體的，保留下來的柵介電層12如果厚度大于800A將會使注入原子不容易穿透， 可以漂盡后重新生長專門用于注入掩蔽的氧化層。
[0110] 更具體的，如果保留下來的柵介電層12的厚度小于200A,作為注入掩蔽的效果將 不佳，因此，保留下來的柵介電層12在半導(dǎo)體襯底10表面上的厚度應(yīng)該在200人-600人。
[0111] 之后，執(zhí)行步驟S18,請參考圖8,在所述半導(dǎo)體襯底10中第一溝槽lla、第二溝槽 1 lb及第三溝槽1 lc兩側(cè)所述P阱15上形成N型區(qū)16，在所述第一溝槽1 la內(nèi)的填充材料層13 中形成第一摻雜區(qū)17。具體的，可以進行第二次離子注入，在所述半導(dǎo)體襯底10中第一溝槽 11a、第二溝槽lib及第三溝槽11c兩側(cè)形成N型區(qū)16,在所述第一溝槽11a內(nèi)的填充材料層中 形成第一摻雜區(qū)17,所述N型區(qū)16的結(jié)深深度小于所述P阱15的深度，所述第一摻雜區(qū)17穿 透所述第一溝槽11a內(nèi)的填充材料層。
[0112] 通常實際工藝中，器件的N型區(qū)16和靜電隔離結(jié)構(gòu)的第一摻雜區(qū)17的注入劑量相 差不大，可以通過設(shè)計調(diào)整靜電隔離結(jié)構(gòu)的第一摻雜區(qū)17的寬度和數(shù)量，使N型區(qū)16和靜電 隔離結(jié)構(gòu)的第一摻雜區(qū)17的注入同時加工，減少光刻、注入加工成本。
[0113] 所述第二次離子注入為采用磷離子注入，注入能量為60KeV-150KeV，注入劑量 lE14/cm2-lE16/cm2。
[0114] 由步驟S17和步驟S18的注入劑量可知，形成的N型區(qū)16的摻雜濃度大于P阱15的摻 雜濃度，因此所述N型區(qū)16即為N型重摻雜區(qū)。
[0115] 之后，執(zhí)行步驟S19,如圖9所示，在所述第一溝槽內(nèi)11a的填充材料層13中形成第 二摻雜區(qū)18,所述第一摻雜區(qū)17和第二摻雜區(qū)18間隔分布，且摻雜類型不同。具體的，可以 進行第三次離子注入，在所述第一溝槽11a內(nèi)的填充材料層13中形成第二摻雜區(qū)18,所述第 一摻雜區(qū)17和第二摻雜區(qū)18間隔分布。
[0116] 所述第三次離子注入為采用硼離子注入，注入能量為60KeV-150KeV，注入劑量 lE14/cm2-lE16/cm2。
[0117] 具體的，在本步驟S19中，所述靜電隔離結(jié)構(gòu)的第一摻雜區(qū)17和第二摻雜區(qū)18,需 要根據(jù)靜電隔離結(jié)構(gòu)的P/N間距和個數(shù)，做N和P注入能量、劑量的匹配，只有靜電隔離結(jié)構(gòu) 的P/N間距和個數(shù)，N和P注入能量、劑量的匹配好且余量充足的情況下，才能實現(xiàn)最佳的ESD 表現(xiàn)能力，充分利用靜電隔離結(jié)構(gòu)的面積，減少芯片面積。
[0118] 更具體的，在相同的ESD設(shè)計和工藝條件下，靜電隔離結(jié)構(gòu)面積越大，N/P的對數(shù)越 多，其靜電隔離結(jié)構(gòu)的耐壓越大，通常ESD能力越強；
[0119] 更具體的，ESD測試通常需要大于2000V，在特殊結(jié)構(gòu)里會要求大于4000V甚至 6000V以上，此時ESD的設(shè)計、工藝優(yōu)化顯得尤為重要。
[0120]之后，執(zhí)行步驟S20,請參考圖10,刻蝕所述第一溝槽11a中的填充材料層形成緊靠 所述第一溝槽11a的側(cè)壁并暴露出所述第一介質(zhì)層11的凹槽19,剩余第一摻雜區(qū)17和第二 摻雜區(qū)18共同作為靜電隔離結(jié)構(gòu)。具體的，本步驟可以采用光刻后執(zhí)行干法刻蝕，將所述凹 槽19形成。通過該凹槽19的存在，并進一步在該凹槽19中填充第二介質(zhì)層(參見步驟S21)， 將靜電隔離結(jié)構(gòu)與溝槽的側(cè)壁(也即半導(dǎo)體襯底10)分開，從而確保靜電隔離結(jié)構(gòu)不對周邊 結(jié)構(gòu)產(chǎn)生影響。
[0121 ] 具體的，所述凹槽19的寬度為0.2μπι-1.5μπι。
[0122] 之后，執(zhí)行步驟S21，請參考圖11，在所述半導(dǎo)體襯底10上形成第二介質(zhì)層20,所述 第二介質(zhì)層20填充滿所述凹槽19。所述第二介質(zhì)層20的材料為二氧化硅、氮化硅、氮氧化硅 的一種或組合。在本實施例中，例如選擇氧化硅。所述第二介質(zhì)層20填充滿所述凹槽19,并 形成于柵介電層12上。具體的，可以采用沉積工藝形成所述第二介質(zhì)層20并做回流退火。所 述回流退火的過程優(yōu)化第二介質(zhì)層20在形成時的平坦化過程，同時也是對前面第一摻雜區(qū) 17和第二摻雜區(qū)18注入，以及Ν型區(qū)16的注入的退火激活過程。所述回流退火溫度為800°C-1000。。。
[0123] 繼續(xù)執(zhí)行步驟S22,請繼續(xù)參考圖11，刻蝕所述第二介質(zhì)層20以形成接觸孔20a， 20b和20c，所述接觸孔20a，20b和20c分別延伸至第一摻雜區(qū)17中、第二溝槽lib的填充材料 層13中及第三溝槽11c一側(cè)的P阱15中。所述接觸孔20a，20b和20c位于所述半導(dǎo)體襯底10中 的深度h3等于N型區(qū)16退火后的深度，其深度0.1μπι-0.8μπι。
[0124] 繼續(xù)執(zhí)行步驟S23，如圖11所示，在所述接觸孔20a，20b和20c底部形成Ρ型區(qū)20d。 具體的，可以進行第四次離子注入和退火，形成所述P型區(qū)20d。所述第四次離子注入為注入 元素 Bl 1或BF2，也可以是先注Bl 1再注BF2。
[0125] 具體的，在步驟S23中，注入能量為20KeV-100KeV，注入劑量為lE14/cm2-lE16/cm 2， 例如可以采用零度角注入。在注入后，可選擇爐管或快速退火（RTA)，退火溫度為500°C-1000。。。
[0126] 繼續(xù)執(zhí)行步驟S24,請參考圖12,在所述半導(dǎo)體襯底10上形成金屬層21，所述金屬 層21填充所述接觸孔20a，20b和20c并與所述P型區(qū)20d相接觸。具體的，所述沉積的金屬層 21可以為含鈦(Ti)、氮化鈦(TiN)、硅化鈦(TiSi)、鎢(W)、鋁(A1)、硅化鋁(AlSi)、銅硅鋁合 金(AlSiCu)、銅(Cu)或鎳(Ni)等金屬或化合物材質(zhì)。具體的，所述金屬層21可以是采用干法 刻蝕后形成的金屬連線。
[0127] 進一步的，當步驟S24完成后，已經(jīng)實現(xiàn)器件的金屬化，可以根據(jù)產(chǎn)品的需要增加 鈍化層保護，完成器件正面結(jié)構(gòu)的加工；
[0128] 更進一步的，當正面結(jié)構(gòu)完成后，經(jīng)過減薄、背金、劃片等一系列后道工藝完成器 件的最終實現(xiàn)。
[0129] 下面請結(jié)合圖3-圖12,可見本發(fā)明提供的溝槽功率器件，包括：
[0130] 半導(dǎo)體襯底1〇;
[0131 ]位于所述半導(dǎo)體襯底10中的第一溝槽1 la、第二溝槽1 lb及第三溝槽1 lc;較佳的， 所述第一溝槽11a的深度為0 · 8μηι-2 · 5μηι，寬度為1μηι-10μηι，所述第二溝槽lib的深度為0 · 8μ m-2.5μηι，寬度為 0.5μηι-2μηι，所述第三溝槽11 c 的深度為 0.8μηι-2.5μηι，寬度為 0.1μηι-0.6μηι;
[0132] 位于所述第一溝槽11a、第二溝槽lib及第三溝槽11c的底壁的第一介質(zhì)層11;較佳 的，所述第一介質(zhì)層11的材料為二氧化娃、氮化娃、氮氧化娃的一種或組合，所述第一介質(zhì) 層11的厚度為丨oooA-iooooA;
[0133] 位于所述半導(dǎo)體襯底表面及所述第一溝槽11a、第二溝槽lib和第三溝槽11c的側(cè) 壁上的柵介電層12;較佳的，所述柵介電層12的厚度為5 OA-5000A;
[0134] 位于第一溝槽11a、第二溝槽lib及第三溝槽11c中的填充材料層13,且所述柵介電 層12和填充材料層13的上表面齊平;較佳的，所述填充材料層13的厚度為0.3μπι-1μπι;
[0135] 位于所述第一溝槽內(nèi)11a的填充材料層13中的第一摻雜區(qū)17和第二摻雜區(qū)18,所 述第一摻雜區(qū)17和第二摻雜區(qū)18間隔分布，且摻雜類型不同，共同作為靜電隔離結(jié)構(gòu)；
[0136] 位于所述第一溝槽11a中緊靠所述第一溝槽11a的側(cè)壁并暴露出所述第一介質(zhì)層 11的凹槽19;較佳的，所述凹槽19的寬度為0 · 2μπι-1 · 5μπι;
[0137] 位于所述半導(dǎo)體襯底10中第一溝槽11a、第二溝槽lib及第三溝槽11c兩側(cè)的Ρ阱 15；
[0138] 位于所述半導(dǎo)體襯底10中第一溝槽11a、第二溝槽lib及第三溝槽11c兩側(cè)所述Ρ阱 15上的N型區(qū)16,所述N型區(qū)16的結(jié)深深度小于所述P阱15的深度；
[0139]位于所述半導(dǎo)體襯底10上的第二介質(zhì)層20,所述第二介質(zhì)層20填充所述凹槽19;
[0140] 接觸孔20a，20b和20c，所述接觸孔20a，20b和20c貫穿所述第二介質(zhì)層20并分別延 伸至第一溝槽11a中的第一摻雜區(qū)17中、第二溝槽lib中的填充材料層13中及第三溝槽11c 一側(cè)的P阱15中，所述接觸孔20a，20b和20c位于所述半導(dǎo)體襯底10中的深度等于所述N型區(qū) 16退火后的深度，其深度0 . ΙμL?-0.8μL?;
[0141] 位于所述接觸孔20a，20b和20c底部的Ρ型區(qū)20d;
[0142] 位于所述半導(dǎo)體襯底10上的金屬層21，所述金屬層21填充所述接觸孔20a，20b和 20c并與所述P型區(qū)20d相接觸;較佳的，所述金屬層21的材料為鈦、氮化鈦、硅化鈦、鎢、鋁、 硅化鋁、銅硅鋁合金、銅或鎳等金屬或金屬的化合物；以及
[0143] 位于所述金屬層21上的鈍化層。
[0144]由此，本發(fā)明揭示了一種溝槽功率器件及制作方法。本發(fā)明提供的一種溝槽功率 器件及制作方法，通過提供半導(dǎo)體襯底;在所述半導(dǎo)體襯底中形成第一溝槽、第二溝槽和第 三溝槽;在所述第一溝槽、第二溝槽和第三溝槽的底壁形成第一介質(zhì)層;在所述半導(dǎo)體襯底 表面及所述第一溝槽、第二溝槽和第三溝槽的側(cè)壁上生長柵介電層;在所述第一溝槽、第二 溝槽及第三溝槽內(nèi)形成填充材料層并填充滿所述第一溝槽、第二溝槽及第三溝槽;進行平 坦化，使得所述半導(dǎo)體襯底表面裸露出柵介電層和填充材料層，且所述柵介電層和填充材 料層的上表面齊平;在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)形成P阱；在 所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽兩側(cè)所述P阱上形成N型區(qū)，在所述第一 溝槽內(nèi)的填充材料層中形成第一摻雜區(qū)；在所述第一溝槽內(nèi)的填充材料層中形成第二摻雜 區(qū)，所述第一摻雜區(qū)和第二摻雜區(qū)間隔分布，且摻雜類型不同；刻蝕所述第一溝槽中的填充 材料層形成緊靠所述第一溝槽的側(cè)壁并暴露出所述第一介質(zhì)層的凹槽，剩余第一摻雜區(qū)和 第二摻雜區(qū)共同作為靜電隔離結(jié)構(gòu);在所述半導(dǎo)體襯底上形成第二介質(zhì)層，所述第二介質(zhì) 層填充所述凹槽;刻蝕所述第二介質(zhì)層以形成接觸孔，所述接觸孔分別延伸至第一溝槽的 第一摻雜區(qū)中、第二溝槽的填充材料層中及第三溝槽一側(cè)的P阱中；以及在所述接觸孔底部 形成P型區(qū)。進而實現(xiàn)了靜電隔離結(jié)構(gòu)設(shè)置在半導(dǎo)體襯底中，避免了靜電隔離結(jié)構(gòu)高于第二 溝槽、第三溝槽的情況，使得半導(dǎo)體襯底表面平整，有效解決由于傳統(tǒng)靜電隔離結(jié)構(gòu)的不平 坦使后續(xù)的沉積工藝臺階覆蓋能力不佳，特別是光刻出現(xiàn)勻膠不良，曝光異常，臺階處光刻 膠偏薄無法有效作為刻蝕阻擋層等問題，從而實現(xiàn)器件結(jié)構(gòu)，使參數(shù)和可靠性滿足產(chǎn)品的 要求。
[0145] 進一步的，本發(fā)明的一種溝槽功率器件結(jié)構(gòu)及制作方法，可以運用在包括但不限 于CMOS、BCD、功率M0SFET、大功率晶體管、IGBT和肖特基等產(chǎn)品中。
[0146] 顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精 神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍 之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【主權(quán)項】
1. 一種溝槽功率器件的制作方法，包括： 提供半導(dǎo)體襯底； 在所述半導(dǎo)體襯底中形成第一溝槽、第二溝槽和第三溝槽； 在所述第一溝槽、第二溝槽和第三溝槽的底壁形成第一介質(zhì)層； 在所述半導(dǎo)體襯底表面及所述第一溝槽、第二溝槽和第三溝槽的側(cè)壁上生長柵介電 層； 在所述第一溝槽、第二溝槽及第三溝槽內(nèi)形成填充材料層并填充滿所述第一溝槽、第 二溝槽及第三溝槽； 進行平坦化，使得所述半導(dǎo)體襯底表面裸露出柵介電層和填充材料層，且所述柵介電 層和填充材料層的上表面齊平； 在所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)形成P阱； 在所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽兩側(cè)所述P阱上形成N型區(qū)，在所 述第一溝槽內(nèi)的填充材料層中形成第一摻雜區(qū)； 在所述第一溝槽內(nèi)的填充材料層中形成第二摻雜區(qū)，所述第一摻雜區(qū)和第二摻雜區(qū)間 隔分布，且摻雜類型不同； 刻蝕所述第一溝槽中的填充材料層形成緊靠所述第一溝槽的側(cè)壁并暴露出所述第一 介質(zhì)層的凹槽，剩余第一摻雜區(qū)和第二摻雜區(qū)共同作為靜電隔離結(jié)構(gòu)； 在所述半導(dǎo)體襯底上形成第二介質(zhì)層，所述第二介質(zhì)層填充所述凹槽； 刻蝕所述第二介質(zhì)層以形成接觸孔，所述接觸孔分別延伸至第一溝槽的第一摻雜區(qū) 中、第二溝槽的填充材料層中及第三溝槽一側(cè)的P阱中；以及 在所述接觸孔底部形成P型區(qū)。2. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一溝槽的深度為 0.8μηι-2.5μηι，寬度為 Ιμηι-ΙΟμηι，所述第二溝槽的深度為 0.8μηι-2.5μηι，寬度為 0.5μηι-2μηι，所 述第三溝槽的深度為〇. 8μηι-2.5μηι，寬度為0.1μηι-0.6μηι。3. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一介質(zhì)層的材料 為二氧化硅、氮化硅、氮氧化硅的一種或多種組合。4. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一介質(zhì)層的厚度 為 IQOQ人-IQOOO人.。5. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，采用高密度等離子體化 學(xué)氣相沉積形成所述第一介質(zhì)層。6. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述填充材料層的厚度 為0·3ym-lym。7. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，在所述半導(dǎo)體襯底中形 成第一溝槽、第二溝槽和第三溝槽之后，在所述第一溝槽、第二溝槽和第三溝槽的底壁形成 第一介質(zhì)層之前，還包括： 在所述第一溝槽、第二溝槽和第三溝槽的側(cè)壁和底壁形成第一氧化層； 去除所述第一氧化層。8. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，在所述第一溝槽、第二 溝槽及第三溝槽內(nèi)形成填充材料層并填充滿所述第一溝槽、第二溝槽及第三溝槽之后，在 進行平坦化之前，還包括： 在所述第一溝槽所在區(qū)域上形成第一阻止層； 對所述第二溝槽及第三溝槽內(nèi)的填充材料層進行摻雜。9. 如權(quán)利要求8所述的溝槽功率器件的制作方法，其特征在于，所述第二阻止層的材料 為二氧化硅、氮化硅、氮氧化硅的一種或多種組合。10. 如權(quán)利要求8所述的溝槽功率器件的制作方法，其特征在于，所述第二阻止層的厚 度為 3000A-6000A。11. 如權(quán)利要求8所述的溝槽功率器件的制作方法，其特征在于，所述進行平坦化包括： 去除所述第一阻止層； 減薄半導(dǎo)體襯底表面的填充材料層至與柵介電層齊平。12. 如權(quán)利要求11所述的溝槽功率器件的制作方法，其特征在于，采用濕法工藝去除所 述第二阻止層。13. 如權(quán)利要求11所述的溝槽功率器件的制作方法，其特征在于，采用化學(xué)機械研磨工 藝或回刻工藝去除所述填充材料層。14. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一摻雜區(qū)和第 二摻雜區(qū)穿透所述第一溝槽內(nèi)的填充材料層。15. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述凹槽由刻蝕所述 第一摻雜區(qū)形成。16. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，采用干法刻蝕工藝形 成所述凹槽。17. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述凹槽的寬度為0.2 μπι-Ι · 5μπι〇18. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第二介質(zhì)層的材 料為二氧化硅、氮化硅、氮氧化硅的一種或組合。19. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，所述接觸孔位于所述 半導(dǎo)體襯底中的深度為〇· 1μηι-〇·8μηι。20. 如權(quán)利要求1所述的溝槽功率器件的制作方法，其特征在于，在所述接觸孔底部形 成P型區(qū)之后，還包括： 在所述半導(dǎo)體襯底上形成金屬層，所述金屬層填充所述接觸孔；以及 在所述金屬層上形成鈍化層。21. -種溝槽功率器件，包括： 半導(dǎo)體襯底； 位于所述半導(dǎo)體襯底中的第一溝槽、第二溝槽及第三溝槽； 位于所述第一溝槽底壁、第二溝槽及第三溝槽的底壁的第一介質(zhì)層； 位于所述半導(dǎo)體襯底表面及所述第一溝槽、第二溝槽和第三溝槽的側(cè)壁上的柵介電 層； 位于第一溝槽、第二溝槽及第三溝槽中的填充材料層，且所述柵介電層和填充材料層 的上表面齊平； 位于所述第一溝槽內(nèi)的填充材料層中的第一摻雜區(qū)和第二摻雜區(qū)，所述第一摻雜區(qū)和 第二摻雜區(qū)間隔分布，且摻雜類型不同，共同作為靜電隔離結(jié)構(gòu)； 位于所述第一溝槽中緊靠所述第一溝槽的側(cè)壁并暴露出所述第一介質(zhì)層的凹槽； 位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽和第三溝槽兩側(cè)的P阱； 位于所述半導(dǎo)體襯底中第一溝槽、第二溝槽及第三溝槽兩側(cè)所述P阱上的N型區(qū)； 位于所述半導(dǎo)體襯底上的第二介質(zhì)層，所述第二介質(zhì)層填充所述凹槽； 接觸孔，所述接觸孔貫穿所述第二介質(zhì)層并分別延伸至第一溝槽的第一摻雜區(qū)中、第 二溝槽的填充材料層中及第三溝槽一側(cè)的P阱中；以及 位于所述接觸孔底部的P型區(qū)。22. 如權(quán)利要求21所述的溝槽功率器件，其特征在于，所述第一溝槽的深度為O . 8μπι-2.5μηι，寬度為Ιμηι-ΙΟμηι，所述第二溝槽的深度為0.8μηι-2.5μηι，寬度為0.5μηι-2μηι，所述第三 溝槽的深度為〇. 8μηι-2.5μηι，寬度為0. Ιμπι-0.6μηι。23. 如權(quán)利要求21所述的溝槽功率器件，其特征在于，所述第一介質(zhì)層的材料為二氧化 硅、氮化硅、氮氧化硅的一種或多種組合。24. 如權(quán)利要求21所述的溝槽功率器件，其特征在于，所述第一介質(zhì)層的厚度為 1000 A-1000 OA。25. 如權(quán)利要求21所述的溝槽功率器件，其特征在于，所述填充材料層的厚度為0.3μπι-lum〇26. 如權(quán)利要求21所述的溝槽功率器件，其特征在于，所述第一摻雜區(qū)和第二摻雜區(qū)穿 透所述第一溝槽內(nèi)的填充材料層。27. 如權(quán)利要求21所述的溝槽功率器件，其特征在于，所述凹槽的寬度為0.2μπι-1.5μπι。28. 如權(quán)利要求21所述的溝槽功率器件，其特征在于，所述第二介質(zhì)層的材料為二氧化 硅、氮化硅、氮氧化硅的一種或組合。29. 如權(quán)利要求21所述的溝槽功率器件，其特征在于，所述接觸孔位于所述半導(dǎo)體襯底 中的深度為〇. Ium-0.8μηι。30. 如權(quán)利要求21所述的溝槽功率器件，其特征在于，還包括： 位于所述半導(dǎo)體襯底上的金屬層，所述金屬層填充所述接觸孔；以及 位于所述金屬層上的鈍化層。
【文檔編號】H01L21/761GK106024697SQ201610552850
【公開日】2016年10月12日
【申請日】2016年7月12日
【發(fā)明人】楊彥濤, 陶玉美, 趙學(xué)鋒, 湯光洪, 羅永華
【申請人】杭州士蘭集成電路有限公司