半導體存儲器裝置的制造方法
【專利摘要】本發(fā)明公開一種半導體存儲器裝置，半導體存儲器裝置包含2個TFT MOS晶體管、2個主體MOS晶體管、第一及第二存取MOS晶體管以及第一及第二電容器。TFT MOS晶體管及主體MOS晶體管形成用于保持在第一與第二節(jié)點之間反相的數(shù)據(jù)的閂鎖。第一主體存取MOS晶體管根據(jù)字符線的電壓切換第一節(jié)點以連接至第一位線。第二主體存取MOS晶體管根據(jù)字符線的電壓切換第二節(jié)點以連接至第二位線。第一電容器設置于第一節(jié)點與電源電壓之間。第二電容器設置于第二節(jié)點與電源電壓之間。主體MOS晶體管及存取MOS晶體管通過嵌入式柵極型MOS晶體管形成。
【專利說明】
半導體存儲器裝置
技術領域
[0001]本發(fā)明涉及半導體存儲器裝置，且尤其涉及揮發(fā)性半導體存儲器裝置，諸如靜態(tài)隨機存取存儲器(Static Random Access Memory ；SRAM)。
[0002]相關申請案的交叉
[0003]引用本申請案主張2015年3月26日申請的日本申請案第2015-064413號的優(yōu)先權。上述專利申請案的全文據(jù)此以引用的方式并入本文中，且構成本說明書的一部分。
【背景技術】
[0004]SRAM是揮發(fā)性半導體存儲器裝置，且可界定為不需要啟動用于保持數(shù)據(jù)的內部電路的揮發(fā)性RAM。通常，正反器作用于保持數(shù)據(jù)的構件且其為RAM的基本結構。歸因于動態(tài)隨機存取存儲器(Dynamic Random Access Memory ；DRAM)的引入，所述DRAM是為了保持數(shù)據(jù)而需要再新的RAM，新增修飾語“靜態(tài)”以供區(qū)分。除了晶體管之外，用于達成正反器的電路元件包含電阻性元件(包含可變電阻性元件)及諸如電容器的被動元件。然而，按照定義，即使不需要正反器動作，只要為由包含晶體管及被動元件的電路構件進行存儲，而不需要再新的元件即可被視為SRAM。
[0005][專利文獻]
[0006][專利文獻I]日本特許公開專利2013-016581
[0007][專利文獻2]日本特許公開專利2013-172090
[0008][專利文獻3]日本特許公開專利2014-138141
[0009][專利文獻4]日本特許公開專利2014-175647
[0010][專利文獻5]PCT 公開案 2011/024%6
[0011][專利文獻6] PCT 公開案 2011/108768
[0012][專利文獻7]日本特許公開專利2004-153037(圖44)
[0013][專利文獻8]日本特許公開專利2005-012109(圖12)
[0014][非專利文獻]
[0015][非專利文獻I]Kihara Yuji等人的「使用DRAM技術之新SRAM」(電子通訊協(xié)會雜志文章，C，電子學，J89-C (10)，725至734頁，2006年10月I日)
[0016][非專利文獻2]KiharaYuji等人的「用于軟性誤差反制之超SRAM技術」(電子通訊協(xié)會雜志文章，C，電子學，J90-C(4)，378至389頁，2007年4月I日)
[0017][非專利文獻3]M.Yamaoka等人的「使用薄盒式FD-SOI電晶體之具有經擴展之操作裕度及經減少之待用泄漏的SRAM電路」(IEEE固態(tài)電路期刊，第41卷，編號11，2366至2372 頁，2006 年 11 月)
[0018][非專利文獻4]MYamada等人的「具有H1-C結構之動態(tài)RAM之軟性誤差改良」(1980年國際電子元件會議技術摘要，578至581頁，1980年)
[0019]圖1a至圖1c是說明關于SRAM的存儲器單元的3個類型的現(xiàn)有技術構造實例的電路圖。如圖1a至圖1c中所展示，SRAM可經分類為如圖1a中所展示的CMOS型SRAM、圖Ib中所展示的TFT負載型SRAM以及圖1c中所展示的高電阻型SRAM(例如，參考專利文獻I至4，非專利文獻I至2)。下文提供描述。
[0020](I)CMOS 型 SRAM (圖1a)
[0021]使用CMOS型存儲器單元的SRAM包含4個MOS晶體管QlOl至Q104，其形成用于保持在節(jié)點P1、P2之間反相的數(shù)據(jù)的I個位的閂鎖，及2個存取MOS晶體管Q105、Q106，其中所述晶體管均位于位線BL、BL’與字符線WL之間。所述SRAM是更有效使用CMOS制作工藝的存儲器裝置。由于存儲器單元通過與周邊電路相同的CMOS形成且存儲器單元也具有優(yōu)良特性，故不需要存儲器單元的特殊構造。因此，其是在CMOS制作工藝登場的時代以來所使用的傳統(tǒng)技術。然而，隔離所包含的主體晶體管是總數(shù)為6的2個P-通道晶體管及4個N-通道晶體管，需要隔離2類晶體管會導致大存儲器單元尺寸及成本增加的問題。CMOS型存儲器單元的特性的優(yōu)點在于低啟動電壓特性及低待用電流特性。
[0022](2)高電阻負載型SRAM(圖1c)
[0023]在高電阻負載型SRAM中，負載通過高電阻元件HRl、HR2形成，且高電阻由具有受抑制的雜質濃度的多晶硅構成。所包含的主體晶體管的數(shù)目為4個N-通道晶體管且因此不需要隔離區(qū)域。因此，可將存儲器單元制得較小且可減少成本。然而，為達成穩(wěn)定的正反器特性，需要將用作反相器的N-通道晶體管的尺寸設定為比用作存取柵極的N-通道晶體管大約3倍。取決于所述結構，事實上，與CMOS SRAM相比的面積差大約為20%。
[0024]TFT 負載型 SRAM (圖1b)
[0025]TFT負載型SRAM使用通過作為負載的稱為薄膜晶體管(Thin Film Transistor ；TFT)的多晶硅達成晶體管動作的TFT型MOS晶體管Q101T、Q102T，且所述SRAM經開發(fā)以用于相對高電阻抑制待用電流。因為晶體管通過多晶硅形成，故開/關比率并不與主體晶體管相當。然而，經由與高電阻多晶硅技術組合，待用電流可經抑制至與CMOS類型相當?shù)某潭取?br>[0026]在單一單元低功率(Low Power ;LP) SRAM中，隨著技術變化使用以上提及的3類存儲器單元。對CMOS型SRAM有利的特性是其低啟動電壓特性及低待用電流特性。然而，不能夠在電源電壓高時證實所述優(yōu)勢。由于除CMOS型SRAM外的存儲器單元也將針對5V或3V的電源電壓充分起作用，故不存在問題。與高電阻負載類型相比，CMOS型SRAM的待用電流特性確實優(yōu)良，但通過增加高電阻的電阻值，適當抑制是可能的。因此，所述兩種類型在價格與特性之間的平衡下共存。歸因于市場價格問題，高電阻負載類型具有優(yōu)勢。此情況持續(xù)一段時間，但隨著小型化的發(fā)展，低電壓應用相應地發(fā)展且為SRAM技術帶來變化。在低于1.8V的低電壓中，其中動作特性僅通過N-通道晶體管判定的高電阻負載型及TFT負載型SRAM，低電壓動作是困難的。以此方式，其中低電壓動作特性優(yōu)良的CMOS類型作為存儲器單元而盛行。目前，存在以小容量在單一單元SRAM中制造的TFT負載型SRAM。
[0027]高速SRAM基本上是存儲器單元的類型，所述高速SRAM類似于LPSRAM，但用于決定存儲器單元的觀點略有不同。自高速性的觀點來看，具有較小存儲器尺寸的高電阻負載型SRAM具有優(yōu)勢。原因在于，可減少存儲器單元陣列及周邊部件中的布線長度。另外，因為通常不需要低待用電流，所以CMOS SRAM的特性也無法發(fā)揮。以此方式，曾經典型的是在高速SRAM中采用高電阻負載型SRAM。然而，低電壓動作特性類似地變得對于高速SRAM而言是重要的。所述情況是由于針對高速性及降低動作電流而使用最先進的小型化技術所導致的。為了小型化，需要抑制施加至存儲器單元的電源電壓。因此，已采用低電壓動作優(yōu)良的CMOS型SRAM。在內建式SRAM中，廣泛使用CMOS型SRAM，是因為事實上，其是采用邏輯電路中所使用的CMOS的原理。
[0028]以此方式，關于現(xiàn)有技術領域的SRAM的問題如下。
[0029](I)存儲器單元尺寸相對大，存儲器成本也增加。
[0030](2)因放射線發(fā)生軟性誤差及閉鎖。
[0031](3)待用電流相對大。
[0032](4)希望較低低電壓動作。
[0033]與現(xiàn)有技術領域相比，本發(fā)明的目的在于提供揮發(fā)性半導體存儲器裝置以解決以上問題，使存儲器大小較小及存儲器成本較低，防止軟性誤差及閉鎖，降低待用電流以及達成較低低電壓動作。

【發(fā)明內容】

[0034]第一發(fā)明的半導體存儲器裝置，其為電容器存儲器類型，此半導體存儲器裝置包含2個TFT型P-通道MOS晶體管及2個主體N-通道MOS晶體管，所述晶體管形成用于保持在第一節(jié)點與第二節(jié)點之間反相的數(shù)據(jù)的閂鎖；第一主體存取MOS晶體管，其根據(jù)字符線的電壓切換第一節(jié)點以連接至或不連接至第一位線；第二主體存取MOS晶體管，其根據(jù)字符線的電壓切換第二節(jié)點以連接至或不連接至第二位線；第一電容器，其設置于第一節(jié)點與所定的電源電壓之間；以及第二電容器，其設置于第二節(jié)點與上述電源電壓之間，其中2個主體N-通道MOS晶體管、第一存取MOS晶體管及第二存取MOS晶體管通過嵌入式柵極型MOS晶體管形成。
[0035]第二發(fā)明的半導體存儲器裝置，其為電容器存儲器類型，所述半導體存儲器裝置包含2個TFT型P-通道MOS晶體管及2個TFT型N-通道MOS晶體管，所述晶體管形成用于保持在第一節(jié)點與第二節(jié)點之間反相的數(shù)據(jù)的閂鎖；第一主體存取MOS晶體管，其根據(jù)字符線的電壓切換第一節(jié)點以連接至或不連接至第一位線；第二主體存取MOS晶體管，其根據(jù)字符線的電壓切換第二節(jié)點以連接至或不連接至第二位線；第一電容器，其設置于第一節(jié)點與所定的電源電壓之間；以及第二電容器，其設置于第二節(jié)點與上述電源電壓之間，其中4個TFT型MOS晶體管分別是垂直型的TFT型MOS晶體管，且包含第一 P-通道MOS晶體管、第二 P-通道MOS晶體管、第一 N-通道MOS晶體管以及第二 N-通道MOS晶體管，其中第一 P-通道MOS晶體管與第一 N-通道MOS晶體管具有同一柵極并形成第一反相器，且第二 P-通道MOS晶體管與第二 N-通道MOS晶體管具有同一柵極并形成第二反相器。
[0036]第三發(fā)明的半導體存儲器裝置，其為電容器存儲器類型，所述半導體存儲器裝置包含用于保持在第一節(jié)點與第二節(jié)點之間反相的數(shù)據(jù)的2個TFT型P-通道MOS晶體管；第一主體存取MOS晶體管，其根據(jù)字符線的電壓切換第一節(jié)點以連接至或不連接至第一位線；第二主體存取MOS晶體管，其根據(jù)字符線的電壓切換第二節(jié)點以連接至或不連接至第二位線；第一電容器，其設置于第一節(jié)點與所定的電源電壓之間；以及第二電容器，其設置于第二節(jié)點與電源電壓之間，其中第一存取MOS晶體管及第二存取MOS晶體管具有泄漏功能，其中根據(jù)第二節(jié)點的電壓通過泄漏功能控制第一存取MOS晶體管且根據(jù)第一節(jié)點的電壓通過泄漏功能控制第二存取MOS晶體管。
[0037]在本發(fā)明的實施例中，第一存取MOS晶體管及第二存取MOS晶體管具有SOI結構并分別具有背柵極控制端子，且還包含第三電容器，其設置于第二節(jié)點與第一存取MOS晶體管的背柵極控制端子之間；及第四電容器，其設置于第一節(jié)點與第二存取MOS晶體管的背柵極控制端子之間。
[0038]在本發(fā)明的實施例中，第一存取MOS晶體管及第二存取MOS晶體管具有金屬-氧化物-氮化物-氧化物-半導體結構或所定的柵極結構；第一存取MOS晶體管及第二存取MOS晶體管分別具有子柵極；第二節(jié)點連接至第一存取MOS晶體管的子柵極；且第一節(jié)點連接至第二存取MOS晶體管的子柵極。
[0039]在本發(fā)明的實施例中，第一電容器及第二電容器通過在一對金屬膜之間包夾氧化鉿膜或氧化鋯膜而形成。
[0040]第四發(fā)明的半導體存儲器裝置，其為電容器存儲器類型，所述半導體存儲器裝置包含用于保持在第一節(jié)點與第二節(jié)點之間反相的數(shù)據(jù)的第一 TFT型P-通道MOS晶體管及第二 TFT型P-通道MOS晶體管；第一主體存取MOS晶體管，其根據(jù)字符線的電壓切換第一節(jié)點以連接至或不連接至第一位線；第二主體存取MOS晶體管，其根據(jù)字符線的電壓切換第二節(jié)點以連接至或不連接至第二位線，其中第一 TFT型P-通道MOS晶體管包含設置于第一節(jié)點與所定的電源電壓之間的一體形成的第一電容器，且第二 TFT型P-通道MOS晶體管包含設置于第二節(jié)點與所述電源電壓之間的一體形成的第二電容器。
[0041]在本發(fā)明的實施例中，第一存取MOS晶體管及第二存取MOS晶體管具有泄漏功能，根據(jù)第二節(jié)點的電壓通過泄漏功能控制第一存取MOS晶體管且根據(jù)第一節(jié)點的電壓通過泄漏功能控制第二存取MOS晶體管。
[0042]在本發(fā)明的實施例中，第一存取MOS晶體管及第二存取MOS晶體管具有SOI結構并分別具有背柵極控制端子，且還包含第三電容器，其設置于第一存取MOS晶體管的第二節(jié)點與背柵極控制端子之間；及第四電容器，其設置于第二存取MOS晶體管的第一節(jié)點與背柵極控制端子之間。
[0043]在本發(fā)明的實施例中，第一存取MOS晶體管及第二存取MOS晶體管具有金屬-氧化物-氮化物-氧化物-半導體結構或所定的柵極結構；第一存取MOS晶體管及第二存取MOS晶體管分別具有子柵極；第二節(jié)點連接至第一存取MOS晶體管的子柵極；且第一節(jié)點連接至第二存取MOS晶體管的子柵極。
[0044]本發(fā)明提供具有較小存儲器尺寸及較低存儲器成本的半導體存儲器裝置，且防止軟性誤差及閉鎖，降低待用電流并達成與現(xiàn)有技術領域相比較低的電壓動作。
【附圖說明】
[0045]圖1a至圖1c為說明關于SRAM的存儲器單元的3個類型的現(xiàn)有技術構造實例的電路圖；
[0046]圖2為說明關于本發(fā)明的實施例1的存儲電容器類型的SRAM的構造實例的電路圖；
[0047]圖3為說明圖2的存儲電容器類型的SRAM的一部分的構造的縱向剖面視圖；
[0048]圖4為說明關于本發(fā)明的實施例2的存儲電容器類型的SRAM的構造實例的電路圖；
[0049]圖5為說明圖4的存儲電容器類型的SRAM的構造的一部分的縱向剖面視圖；
[0050]圖6為說明關于本發(fā)明的實施例3的存儲電容器類型的SRAM的構造實例的電路圖；
[0051]圖7為說明用于圖6的存儲電容器類型的SRAM中的絕緣體上硅(silicon oninsulator ；S0I)類型的存取MOS晶體管Q5L、Q6L的構造的縱向剖面視圖；。
[0052]圖8為說明關于本發(fā)明的實施例4的存儲電容器類型的SRAM的構造實例的電路圖；
[0053]圖9A為沿著圖9B的線A-A’說明用于圖8的存儲電容器類型的SRAM中的存取MOS晶體管Q5M、Q6M的構造實例I的縱向剖面視圖；
[0054]圖9B為圖9A的存取MOS晶體管Q5M、Q6M的俯視圖；
[0055]圖1OA為沿著圖1OB的線B_B’說明用于圖8的存儲電容器類型的SRAM中的存取MOS晶體管Q5M、Q6M的構造實例2的縱向剖面視圖；
[0056]圖1OB為圖1OA的存取MOS晶體管Q5M、Q6M的俯視圖；
[0057]圖1lA為沿著圖1lB的線C_C’說明用于圖8的存儲電容器類型的SRAM中的存取MOS晶體管Q5M、Q6M的構造實例3的縱向剖面視圖；
[0058]圖1lB為圖1lA的存取MOS晶體管Q5M、Q6M的俯視圖；
[0059]圖12A為沿著圖1OB的線D_D’說明用于圖8的存儲電容器類型的SRAM中的存取MOS晶體管Q5M、Q6M的構造實例4的縱向剖面視圖；
[0060]圖12B為圖12A的存取MOS晶體管Q5M、Q6M的俯視圖；
[0061]圖13為說明關于本發(fā)明的實施例5的存儲電容器類型的SRAM的構造實例的電路圖；
[0062]圖14為說明TFT型MOS晶體管Q1C、Q2C的構造實例I的縱向剖面視圖，所述晶體管具有適合用于圖13的存儲電容器類型的SRAM的大容量電容器；
[0063]圖15A為說明TFT型MOS晶體管QIC、Q2C的構造實例2的縱向剖面視圖，所述晶體管具有適合用于圖13的存儲電容器類型的SRAM的大容量電容器；
[0064]圖15B為說明具有圖15A的大電容式電容器的TFT型MOS晶體管Q1C、Q2C的基本構造的縱向剖面視圖；
[0065]圖16為說明圖13的存儲電容器類型的SRAM的一部分的構造實例I的縱向剖面視圖；
[0066]圖17為說明圖13的存儲電容器類型的SRAM的一部分的構造實例2的縱向剖面視圖；
[0067]圖18為說明關于本發(fā)明的實施例6的存儲電容器類型的SRAM的構造實例的電路圖；
[0068]圖19為說明關于本發(fā)明的實施例7的存儲電容器類型的SRAM的構造實例的電路圖；
[0069]圖20為說明關于本發(fā)明的實施例8的存儲電容器類型的SRAM的構造實例的電路圖。
[0070]符號說明
[0071]1:半導體基板
[0072]IP:p-阱區(qū)
[0073]2、3、4、4，、5、6、7、8、10、20、B1、BIB:絕緣膜
[0074]11、12、21、22:電極膜
[0075]70:高介電膜
[0076]71、72:導電膜
[0077]81、82、83、84、85、86、87:導電通孔
[0078]91、92、93、94、TD:導電接點
[0079]BD、LD、TD:漏極區(qū)
[0080]BG、HG1、HG2、LG:柵極
[0081]BL、BL’:位線
[0082]BLG:泄漏柵極
[0083]BS、LS、RS、TS、TS1、TS3::源極區(qū)
[0084]C1、C2:電容器
[0085]HC、LC:通道區(qū)
[0086]HD、LDD:漏極
[0087]HG、TG:柵極區(qū)
[0088]HH:高介電區(qū)
[0089]HR1、HR2:高電阻元件
[0090]HS、LSS:源極
[0091]LB:子柵極
[0092]LBB:導電接點
[0093]LBO:薄埋入氧化物層
[0094]LP:P+雜質區(qū)
[0095]LT:背柵極控制端子
[0096]LW:講接點
[0097]P1、P2:節(jié)點
[0098]Ql、Q101、Q102、Q103、Q104、Q1T、Q2、Q2T、Q3、Q3T、Q4、Q4T、Q5、Q6:M0S 晶體管
[0099]Q101T、Q102T:TFT 型 MOS 晶體管
[0100]Q105、Q106:存取 MOS 晶體管
[0101]Q1C、Q2C:電容器TFT型MOS晶體管
[0102]Q5、Q6:N-通道存取MOS晶體管
[0103]Q5L、Q6L:埋入柵極型MOS晶體管
[0104]Q5M、Q6M:主體泄漏型MOS晶體管
[0105]RG:嵌入式型柵極區(qū)
[0106]TC: TFT 型 P-通道區(qū)
[0107]TCN:N-通道區(qū)
[0108]TCP:P-通道區(qū)
[0109]WL:字符線
【具體實施方式】
[0110]現(xiàn)將詳細參考本發(fā)明的優(yōu)選實施例，其實例說明于隨附的附圖中。在任何有可能之處，在附圖及描述中使用相同參考數(shù)字來指代相同或類似部分。
[0111]實施例1
[0112]圖2是說明關于本發(fā)明的實施例1的存儲電容器類型的SRAM的構造實例的電路圖。圖3是說明圖2的存儲電容器類型的SRAM的一部分的構造的縱向剖面視圖。
[0113]參看圖2，關于實施例1的存儲電容器類型的SRAM包含形成閂鎖的4個MOS晶體管Q1T、Q2T、Q3、Q4及均位于位線BL、BL’與字符線WL之間的2個N-通道存取MOS晶體管Q5、Q6。此處，MOS晶體管Q1T、Q2T是TFT型P-通道MOS晶體管且其他4個MOS晶體管Q3至Q6是嵌入式柵極型N-通道主體晶體管(例如，參考專利文獻I)。在MOS晶體管的半導體層結構中，電流存儲電容器類型的SRAM的特征在于:嵌入式柵極通過形成用于收納柵電極的嵌入式及接著在其內部中形成柵電極而構成。
[0114]另外，參看圖3，(例如)通過在電極膜11、12之間包夾由氧化鉿(或氧化鋯)構成的絕緣膜10而形成電容器Cl。(例如)通過在電極膜21、22之間包夾由氧化鉿(或氧化鋯)構成的絕緣膜20而形成電容器C2。
[0115]在圖2中，位線BL經由存取MOS晶體管Q5的源極及漏極而連接至節(jié)點Pl。另外，位線BL’經由存取MOS晶體管Q6的源極及漏極而連接至節(jié)點P2。此外，字符線WL經連接至存取MOS晶體管Q5、Q6的每一柵極。節(jié)點Pl經由電容器Cl而連接至電源電壓Vdd/2，且經連接至MOS晶體管Q1T、Q3的每一漏極及MOS晶體管Q2T、Q4的每一柵極。節(jié)點P2經由電容器C2而連接至電源電壓Vdd/2，且經連接至MOS晶體管Q2T、Q4的每一漏極及MOS晶體管Q1T、Q3的每一柵極。MOS晶體管Q1T、Q2T的每一源極與電源電壓Vdd連接且晶體管Q3、Q4的每一源極連接至接地。
[0116]在上文經構造的存儲電容器類型的SRAM中，MOS晶體管Q1T、Q3形成第一反相器且MOS晶體管Q2T、Q4形成第二反相器。通過以環(huán)路形狀在彼此相對的方向上并列連接第一反相器及第二反相器來形成用于保持在節(jié)點P1、P2之間反相的數(shù)據(jù)的I個位的閂鎖。此處，例如，當MOS晶體管Q1T、Q4接通且MOS晶體管Q2T、Q3關閉時，高電平電壓在節(jié)點Pl處引入且通過電容器Cl存儲及保持，且低電平電壓在節(jié)點P2處引入。存取MOS晶體管Q5根據(jù)字符線WL的電壓選擇性地在是否將節(jié)點Pl連接至位線BL之間切換。另外，存取MOS晶體管Q6根據(jù)字符線WL的電壓選擇性地在是否將節(jié)點P2連接至位線BL’之間切換。
[0117]位線BL通過電源電壓Vdd預充電且通過電容器Cl及MOS晶體管Q1T、Q3或通過電容器C2以及MOS晶體管Q2T、Q4驅動并在O至Vdd(例如，IV)之間變化。字符線WL通過高電壓Vpp驅動且在Vkk (例如，-0.5V)與Vpp (例如，2V)之間變化。以此方式，可達成在低電源電壓下的高速操作。
[0118]在圖3中，圖2的存儲電容器類型的SRAM形成于半導體基板I上層合的多個絕緣膜2至絕緣膜8上。分別通過半導體基板I中的漏極區(qū)RD、嵌入式型柵極區(qū)RG以及源極區(qū)RS來形成存取MOS晶體管Q5、Q6。MOS晶體管Q5的漏極區(qū)RD經由導電通孔83而連接至位線BL。MOS晶體管Q6的漏極區(qū)RD經由導電通孔86而連接至位線BL’。另外，MOS晶體管Q5的嵌入式型柵極區(qū)RG經連接至形成柵電極的導電接點93。MOS晶體管Q6的嵌入式型柵極區(qū)RG經連接至形成的導電接點94。此外，MOS晶體管Q5的源極區(qū)RS經由導電通孔84與MOS晶體管Ql的導電接點DB連接。MOS晶體管Q6的源極區(qū)RS經由導電通孔85與MOS晶體管Q2的導電接點DB連接。
[0119]MOS晶體管Ql包含在絕緣膜4’的層中形成的導電接點DB、源極區(qū)TS、TFT型P-通道區(qū)TC，及在絕緣膜4的層中鄰接形成的漏極區(qū)TD，以及在絕緣膜5的層中形成的柵極區(qū)TG,以便形成垂直類型的TFT型MOS晶體管Ql。MOS晶體管Ql的柵極區(qū)TG經由絕緣膜6的層中形成的導電通孔81而連接至導電接點91，且導電節(jié)點91與電容器Cl的電極膜11連接。另外，MOS晶體管Q2包含在絕緣膜4’的層中形成的導電接點DB、源極區(qū)TS、TFT型P-通道區(qū)TC，及在絕緣膜4的層中鄰接形成的漏極區(qū)TD，以及在絕緣膜5的層中形成的柵極區(qū)TG，以便形成垂直類型的TFT型MOS晶體管Q2。MOS晶體管Q2的柵極區(qū)TG經由絕緣膜6的層中形成的導電通孔82而連接至導電接點92，且導電節(jié)點92與電容器C2的電極膜21連接。
[0120]圖2中的MOS晶體管Ql、Q2通過垂直類型的TFT型MOS晶體管形成，但其不應理解為對本發(fā)明的限制。柵極區(qū)TG、源極區(qū)TS以及漏極區(qū)TD可在水平方向上鄰接形成以便形成普通水平類型的TFT型P-通道MOS晶體管。
[0121]與實施例1相關的以上構造的存儲電容器類型的SRAM包含2個TFT型P-通道MOS晶體管Q1T、Q2T、4個嵌入式柵極型MOS晶體管Q3至Q6以及2個電容器C1、C2，以使得存儲電容器類型的SRAM可使用先進制作工藝形成，且與現(xiàn)有技術領域相比，可達成在低電源電壓下的高速操作。
[0122]實施例2
[0123]圖4是說明關于本發(fā)明的實施例2的存儲電容器類型的SRAM的構造實例的電路圖。圖5是說明圖4的存儲電容器類型的SRAM的構造的一部分的縱向剖面視圖。
[0124]比較關于圖4中的實施例2的存儲電容器類型的SRAM與關于圖2中的實施例1的存儲電容器類型的SRAM，差異描述如下。
[0125](I)包含TFT型N-通道MOS晶體管Q3T、Q4T以分別代替圖2的主體MOS晶體管Q3、Q40
[0126](2)通過具有圖5的同一柵極區(qū)TG的垂直類型的整合式TFT型MOS晶體管Q1T、Q3T來形成TFT型MOS晶體管Q1T、Q3T。
[0127](3)通過具有圖5的同一柵極區(qū)TG的垂直類型的整合式TFT型MOS晶體管Q2T、Q4T來形成TFT型MOS晶體管Q2T、Q4T。
[0128]在圖5中，MOS晶體管Q1T、Q3T形成第一反相器，且MOS晶體管Q2T、Q4T形成第二反相器。存取MOS晶體管Q5、Q6包含分別在半導體基板I處鄰接形成的漏極區(qū)BD、埋入型柵極區(qū)BG及源極區(qū)BS，以便形成埋入柵極型MOS晶體管(例如，參考專利文獻6)。另外，用于埋入的絕緣膜BI形成于每一柵極區(qū)BG上。MOS晶體管Q5的源極區(qū)BS經由絕緣層2、3處形成的導電通孔84而連接至MOS晶體管Q1T、Q3T的導電接點TD。此外，MOS晶體管Q6的源極區(qū)BS經由絕緣層2、3處形成的導電通孔85而連接至MOS晶體管Q2T、Q4T的導電接點TD0
[0129]MOS 晶體管 Q1T、Q3T 包含
[0130](I)在絕緣膜5的層中鄰接形成的N-通道區(qū)TCN、柵極區(qū)TG以及P-通道區(qū)TCP，
[0131](2)在絕緣膜6的層中鄰接形成的MOS晶體管QlT的源極區(qū)TSUMOS晶體管Q1T、Q3T的同一柵極區(qū)TG以及MOS晶體管Q3T的源極區(qū)TS3，
[0132]以便形成具有I個同一柵極區(qū)TG的垂直類型的整合TFT型MOS晶體管Q1T、Q3T。此處，MOS晶體管QlT是P-通道MOS晶體管且MOS晶體管Q3T是N-通道MOS晶體管。
[0133]MOS 晶體管 Q2T、Q4T 包含
[0134](I)在絕緣膜5的層中鄰接形成的N-通道區(qū)TCN、柵極區(qū)TG以及P-通道區(qū)TCP，
[0135](2)在絕緣膜6的層中鄰接形成的MOS晶體管Q2T的源極區(qū)TS2、M0S晶體管Q2T、Q4T的同一柵極區(qū)TG以及MOS晶體管Q4T的源極區(qū)TS4，
[0136]以便形成具有I個同一柵極區(qū)TG的垂直類型的整合TFT型MOS晶體管Q2T、Q4T。此處，MOS晶體管Q2T是P-通道MOS晶體管且MOS晶體管Q4T是N-通道MOS晶體管。
[0137]此外，MOS晶體管Q1T、Q3T的柵極區(qū)TG經由導電通孔81而連接至電容器Cl的電極膜11。MOS晶體管Q1T、Q3T的柵極區(qū)TG經由其導電接點TD、導電通孔87以及導電接點92而連接至MOS晶體管Q2T、Q4T的柵極區(qū)及電容器C2的電極膜21。
[0138]此外，在圖5中，類似于實施例1，(例如)通過在電極膜11、12之間包夾由氧化鉿(或氧化鋯)構成的絕緣膜10而形成電容器Cl。類似于實施例1，(例如)通過在電極膜2U22之間包夾由氧化鉿(或氧化鋯)構成的絕緣膜20而形成電容器C2。
[0139]在與實施例2相關的以上構造的存儲電容器類型的SRAM中，每一對具有同一柵極區(qū)TG，且包含2對垂直類型的整合TFT型MOS晶體管Q1T、Q3T ;Q2T、Q4T ；2個埋入柵極型存取MOS晶體管Q5、Q6以及2個電容器Cl、C2，使得與現(xiàn)有技術領域相比，可達成具有高數(shù)據(jù)保持能力及顯著較小的存儲器大小的存儲電容器類型的SRAM。
[0140]實施例3
[0141]圖6是說明關于本發(fā)明的實施例3的存儲電容器類型的SRAM的構造實例的電路圖。圖7是說明用于圖6的存儲電容器類型的SRAM中的絕緣體上硅(silicon oninsulator ；S0I)類型的存取MOS晶體管Q5L、Q6L的構造的縱向剖面視圖。
[0142]比較關于圖6中的實施例3的存儲電容器類型的SRAM與關于圖2中的實施例1的存儲電容器類型的SRAM，如下描述差異。
[0143](I)包含具有背柵極控制端子LT的主體泄漏型MOS晶體管Q5L以代替存取MOS晶體管Q5。
[0144](2)包含電容器C3以代替MOS晶體管Q3，其中電容器C3的一端經連接至節(jié)點P2且電容器C3的另一端經連接至泄漏型MOS晶體管Q5L的背柵極控制端子LT。
[0145](3)包含具有背柵極控制端子LT的主體泄漏型MOS晶體管Q6L以代替存取MOS晶體管Q6。
[0146](4)包含電容器C4以代替MOS晶體管Q4，其中電容器C4的一端經連接至節(jié)點Pl且電容器C4的另一端經連接至泄漏型MOS晶體管Q6L的背柵極控制端子LT。
[0147]在圖7中，泄漏型MOS晶體管Q5L、Q6L包含
[0148](I)在半導體基板I處鄰接形成的源極區(qū)LS、通道區(qū)LC以及漏極區(qū)LD，
[0149](2)形成于通道區(qū)LC上的柵極LG，
[0150]以便形成具有淺溝槽隔離(Shallow Trench Isolat1n ；STI)結構的絕緣體上娃(Silicon On Insulator ；S0I)型MOS晶體管(例如，參考非專利文獻3)。此處，穿過薄埋入氧化物層LBO在源極區(qū)LS、通道區(qū)LC以及漏極區(qū)LD的半導體基板I中的下側處形成P+雜質區(qū)LP。P+雜質區(qū)LP經由阱接點LW連接至背柵極控制端子LT。
[0151]此處，SOI是一種增強CMOS LSI的高速特性及低功率消耗的技術?，F(xiàn)有集成電路上的M0SFETS使用PN接面的反向偏壓形成元件之間的隔離，但在寄生二極管與基板之間產生雜散電容，使得出現(xiàn)延遲信號及至基板的電流泄漏。為了減少雜散電容，絕緣層可形成在MOSFET的通道下方，以便減小雜散電容。此外，STI是一種用于隔離元件的方法，其中通過各向異性蝕刻在Si表面上形成凹槽，且在其中埋入諸如氧化物層的絕緣膜，且接著執(zhí)行平坦化以隔離元件。STI具有由于凹槽的側表面可變陡而使元件隔離區(qū)變窄的作用。
[0152]此外，類似于實施例1，TFT型MOS晶體管Q1T、Q2T可形成為垂直類型的TFT型MOS晶體管或可形成為普通水平類型的TFT型MOS晶體管。
[0153]在與實施例3相關的以上構造的存儲電容器類型的SRAM中，(例如)在MOS晶體管QlT接通且MOS晶體管Q2T關閉時，節(jié)點Pl的高電平電壓可經由電容器C4施加至具有SOI結構的存取MOS晶體管Q6L的背柵極控制端子LT，且節(jié)點P2的低電平電壓可經由電容器C3施加至具有SOI結構的存取MOS晶體管Q5L的背柵極控制端子LT，且通過在待用期間保持位線BL在接地電壓下，與現(xiàn)有技術領域相比，可達成具有高數(shù)據(jù)保持能力及顯著較小的存儲器大小的存儲電容器類型的SRAM。
[0154]實施例4
[0155]圖8是說明關于本發(fā)明的實施例4的存儲電容器類型的SRAM的構造實例的電路圖。比較關于圖8中的實施例4的存儲電容器類型的SRAM與關于圖2中的實施例1的存儲電容器類型的SRAM，如下描述差異。
[0156](I)包含具有子柵極LB的主體泄漏型MOS晶體管Q5M以代替存取MOS晶體管Q5。
[0157](2)節(jié)點P2連接至代替MOS晶體管Q3的泄漏型MOS晶體管Q5M的子柵極LB。
[0158](3)包含具有子柵極LB的主體泄漏型MOS晶體管Q6M以代替存取MOS晶體管Q6。
[0159](4)節(jié)點Pl連接至代替MOS晶體管Q4的泄漏型MOS晶體管Q6M的子柵極LB。
[0160]此外，類似于實施例1，TFT型MOS晶體管Q1T、Q2T可形成為垂直類型的TFT型MOS晶體管或形成為普通水平類型的TFT型MOS晶體管。另外，在圖8中，(例如)通過在電極膜11、12之間包夾由氧化鉿(或氧化鋯)構成的絕緣膜10而形成電容器Cl。(例如)通過在金屬膜21、22之間包夾由氧化鉿(或氧化鋯)構成的絕緣膜20而形成電容器C2。
[0161]下文將描述圖8的存取MOS晶體管Q5M、Q6M的各種構造實例。
[0162]圖9A是沿著圖9B的線A_A’說明用于圖8的存儲電容器類型的SRAM中的存取MOS晶體管Q5M、Q6M的構造實例I的縱向剖面視圖。圖9B是圖9A的存取MOS晶體管Q5M、Q6M的俯視圖。參看圖9A及圖9B，在存取MOS晶體管Q5M、Q6M中，N+漏極區(qū)LD及N+源極區(qū)LS形成在柵極LG的正下方，且分別在形成于半導體基板I中的P-阱區(qū)IP中在所述N+漏極區(qū)LD與所述N+源極區(qū)LS之間包夾通道區(qū)。漏極LDD形成于N+漏極區(qū)LD上并連接至位線BL，且源極LSS形成于N+源極區(qū)LS上。此外，子柵極LB形成于柵極LG的側表面的漏極側處，以便包含且延伸越過源極區(qū)LS，以形成具有特殊柵極結構(例如，參考專利文獻7)的泄漏型MOS晶體管Q5M、Q6M，所述特殊柵極結構是所謂的金屬_氧化物_氮化物_氧化物-半導體(Metal-Oxide-Nitride-Oxide-Semiconductor ;F_M0N0S)結構。另外，在圖9B且其后的附圖中，LBB是子柵極LB的導電接點。
[0163]圖1OA是沿著圖1OB的線B_B’說明用于圖8的存儲電容器類型的SRAM中的存取MOS晶體管Q5M、Q6M的構造實例2的縱向剖面視圖。圖1OB是圖1OA的存取MOS晶體管Q5M、Q6M的俯視圖。比較圖1OA及圖1OB中的存取MOS晶體管Q5M、Q6M與圖9A及圖9B中的存取MOS晶體管Q5M、Q6M，子柵極LB形成于柵極LG的側表面的漏極側處，以便包含但不延伸越過源極區(qū)LS，以形成具有特殊柵極結構(例如，參考專利文獻7)的泄漏型MOS晶體管Q5M、Q6M，所述特殊柵極結構是所謂的F-MONOS結構。其他特征與圖9A及圖9B —樣。
[0164]圖1lA是沿著圖1lB的線C_C’說明用于圖8的存儲電容器類型的SRAM中的存取MOS晶體管Q5M、Q6M的構造實例3的縱向剖面視圖。圖1lB是圖1lA的存取MOS晶體管Q5M、Q6M的俯視圖。比較圖1lA及圖1lB中的存取MOS晶體管Q5M、Q6M與圖9A及圖9B中的存取MOS晶體管Q5M、Q6M，子柵極LB形成于柵極LG的側表面的漏極側處，以形成具有特殊柵極結構(例如，參考專利文獻4)的泄漏型MOS晶體管Q5M、Q6M，所述特殊柵極結構是所謂的金屬_氧化物_氮化物_氧化物_半導體(Metal-Oxide-Nitride-Oxide-Semiconductor ；F-M0N0S)結構。其他特征與圖9A及圖9B或圖1OA及圖1OB相同。
[0165]圖12A是沿著圖1OB的線D_D’說明用于圖8的存儲電容器類型的SRAM中的存取MOS晶體管Q5M、Q6M的構造實例4的縱向剖面視圖。圖12B是圖12A的存取MOS晶體管Q5M、Q6M的俯視圖。比較圖12A及圖12B中的存取MOS晶體管Q5M、Q6M與圖9A及圖9B中或圖1OA及圖1OB中的存取MOS晶體管Q5M、Q6M，子柵極LB經形成延伸，以使得寬度自柵極LG的上側變至柵極LG中變窄，以形成具有特殊柵極結構(例如，參考專利文獻8)的泄漏型MOS晶體管Q5M、Q6M，所述特殊柵極結構是在所謂超SRAM中使用的結構。其他特征與圖9A及圖9B或圖1OA及圖1OB相同。
[0166]在與實施例4相關的以上構造的存儲電容器類型的SRAM中，(例如)在MOS晶體管QlT接通且MOS晶體管Q2T關閉時，節(jié)點Pl的高電平電壓可經施加至存取MOS晶體管Q6M的子柵極LB，且節(jié)點P2的低電平電壓可經施加至存取MOS晶體管Q5M的子柵極LB，且在待用期間保持位線BL在接地電壓下。另外，存取MOS晶體管Q5M、Q6M包含MONOS結構(圖9A至圖10B)，或使子柵極LB自柵極LG的上側延伸至柵極LG中的特殊柵極結構(圖1lA及圖11B)。以此方式，存取MOS晶體管Q5M、Q6M具有泄漏功能，且所述泄漏功能通過閂鎖的節(jié)點P1、P2保持的存儲器層級判定。因此，與現(xiàn)有技術領域相比，可達成具有高數(shù)據(jù)保持能力及顯著較小的存儲器大小的存儲電容器類型的SRAM。
[0167]實施例5
[0168]圖13是說明關于本發(fā)明的實施例5的存儲電容器類型的SRAM的構造實例的電路圖。比較關于圖13中的實施例5的存儲電容器類型的SRAM與關于圖6中的實施例3的存儲電容器類型的SRAM，如下描述差異。
[0169](I)包含使TFT型MOS晶體管QlT與電容器Cl 一體形成的電容器TFT型MOS晶體管QlC以代替TFT型MOS晶體管Q1T。此處，與TFT型MOS晶體管QlC —體形成的電容器對應于以上提及的電容器Cl。
[0170](2)包含具有使TFT型MOS晶體管Q2T與電容器C2 —體形成的電容器TFT型MOS晶體管Q2C以代替TFT型MOS晶體管Q2T。此處，與TFT型MOS晶體管Q2C —體形成的電容器對應于以上提及的電容器C2。
[0171]此外，存取MOS晶體管Q5L、Q6L包含SOI結構且包含背柵極控制端子LT。
[0172]圖14是說明TFT型MOS晶體管QIC、Q2C的構造實例I的縱向剖面視圖，所述晶體管具有適合用于圖13的存儲電容器類型的SRAM的大容量電容器。應注意，圖14是示意圖，且自說明省去絕緣膜2的下側的半導體基板I等等。在圖14的絕緣膜2、3的層中，形成漏極HD，其由具有P+雜質區(qū)的半導體材料形成。絕緣膜4的層包含:
[0173](I)由導電膜形成的柵極HG1，
[0174](2)由所定的半導體材料形成的通道區(qū)HC，
[0175](3)具有所定的寬度并由導電膜形成的柵極HG2，
[0176](4)由以上提及的半導體材料形成的通道區(qū)HC，
[0177](5)由導電膜形成的柵極HG1，
[0178]以上各者鄰接形成。此處，通道區(qū)HC包夾在源極HS與漏極HD之間以便形成垂直類型的TFT型MOS晶體管QIC、Q2C且一體形成以上提及的電容器。
[0179]圖15A是說明TFT型MOS晶體管QIC、Q2C的構造實例2的縱向剖面視圖，所述晶體管具有適合用于圖13的存儲電容器類型的SRAM的大容量電容器。圖15B是說明具有圖15A的大電容式電容器的TFT型MOS晶體管Q1C、Q2C的基本構造的縱向剖面視圖。應注意，圖15A及圖15B是示意圖，且自圖15A中的說明省去絕緣膜2的下側的半導體基板I等等。在圖15B的基本構造中，高電容式電容器可通過在垂直方向上在設置于其外側上的導電膜72與設置于其內側上的導電膜71之間包夾具有向后折迭形狀的高介電膜70而形成。
[0180]在圖15A的絕緣膜2、3的層中，形成漏極HD。另外，通道區(qū)HC、高介電區(qū)HH、柵極區(qū)HG、高介電區(qū)HH、柵極區(qū)HG、通道區(qū)HC在絕緣膜4、5的層中鄰接形成。此處，通過在通道區(qū)HC與柵極區(qū)HG之間包夾高介電區(qū)HH而達成高電容式電容器。此外，在絕緣膜7、8的層中，形成源極區(qū)HS。通過在源級區(qū)HS與漏極HD之間包夾柵極區(qū)HG的水平側的通道區(qū)HC而形成垂直類型的TFT型MOS晶體管Q1C、Q2C且所述晶體管一體形成以上提及的高電容式電容器。此處，可通過在垂直方向上增加通道區(qū)HC的長度來增加電容器的電容。
[0181]圖16是說明圖13的存儲電容器類型的SRAM的一部分的構造實例I的縱向剖面視圖。圖16的半導體基板I包含源極區(qū)BS、柵極區(qū)BG以及漏極區(qū)BD以便形成具有泄漏功能的埋入柵極型MOS晶體管Q5L。此處，柵極BG形成在絕緣膜BI的正下方，所述絕緣膜BI位于半導體基板I的主表面正下方，且泄漏柵極BLG經形成以在厚度方向上自半導體基板I的主表面的上側且穿過(例如)諸如ONO的絕緣膜BIB而穿透絕緣膜BI的中心部分及柵極BG。漏極區(qū)BD經由導電通孔83連接至位線BL。源極區(qū)BS經由導電通孔84連接至TFT型MOS晶體管QlC的漏極區(qū)HD。此外，具有圖14或圖15A的垂直類型的一體形成的電容器TFT型P-通道MOS晶體管QlC類似地形成于絕緣膜4至絕緣膜7的層中。另外，具有泄漏功能的埋入柵極型MOS晶體管Q6L與圖16的MOS晶體管Q5L類似地形成。此外，具有圖14或圖15A的垂直類型的一體形成的電容器TFT型P-通道MOS晶體管Q2C與圖16的MOS晶體管QlC類似地形成。
[0182]圖17是說明圖13的存儲電容器類型的SRAM的一部分的構造實例2的縱向剖面視圖。比較圖17的結構與圖16的結構，具有泄漏功能的埋入柵極型MOS晶體管Q5L的泄漏柵極BLG結構僅是不同的。在圖17中，泄漏柵極BLG經形成以在厚度方向上沿絕緣膜BI的側表面及柵極BG且穿過(例如)諸如ONO的絕緣膜BIB而自半導體基板I的主表面的上側延伸。另外，類似地形成具有泄漏功能的埋入柵極型MOS晶體管Q6L。
[0183]在與實施例5相關的以上構造的存儲電容器類型的SRAM中，(例如)在MOS晶體管QIC接通且MOS晶體管Q2C關閉時，節(jié)點Pl的高電平電壓可經施加至具有SOI結構的存取MOS晶體管Q6L的背柵極控制端子LT，且節(jié)點P2的低電平電壓可經施加至具有SOI結構的存取MOS晶體管Q5L的子柵極LB，且在待用期間保持位線BL在接地電壓下。此處，MOS晶體管QIC、Q2C是垂直類型的一體形成的電容器TFT型MOS晶體管，且與現(xiàn)有技術領域相比，可達成具有高數(shù)據(jù)保持能力及顯著較小存儲器大小的存儲電容器類型的SRAM。
[0184]實施例6
[0185]圖18是說明關于本發(fā)明的實施例6的存儲電容器類型的SRAM的構造實例的電路圖。比較關于圖18中的實施例6的存儲電容器類型的SRAM與關于圖4中的實施例2的存儲電容器類型的SRAM，如下描述差異。
[0186](I)包含關于實施例5的垂直類型的一體形成的電容器TFT型MOS晶體管QlC以代替MOS晶體管QlT及電容器Cl。
[0187](2)包含關于實施例5的垂直類型的一體形成的電容器TFT型MOS晶體管Q2C以代替MOS晶體管Q2T及電容器C2。
[0188]以上構造的存儲電容器類型的SRAM通過2個主體存取MOS晶體管Q5、Q6形成，且閂鎖通過垂直類型的一體形成的電容器TFT型MOS晶體管QIC、Q2C形成。以此方式，與現(xiàn)有技術領域相比，可達成具有高數(shù)據(jù)保持能力及顯著較小的存儲器大小的存儲電容器類型的 SRAM0
[0189]實施例7
[0190]圖19是說明關于本發(fā)明的實施例7的存儲電容器類型的SRAM的構造實例的電路圖。比較關于圖19中的實施例7的存儲電容器類型的SRAM與關于圖8中的實施例4的存儲電容器類型的SRAM，如下描述差異。
[0191](I)包含關于實施例5的垂直類型的一體形成的電容器TFT型MOS晶體管QlC以代替MOS晶體管Q1T、Q3T及電容器Cl。
[0192](2)包含關于實施例5的垂直類型的一體形成的電容器TFT型MOS晶體管Q2C以代替MOS晶體管Q2T、Q4T及電容器C2。
[0193]以上構造的存儲電容器類型的SRAM分別通過具有子柵極LB的泄漏功能的2個主體存取MOS晶體管Q5M、Q6M形成，且閂鎖通過垂直類型的一體形成的電容器TFT型MOS晶體管Q1C、Q2C形成。在MOS晶體管QlC接通且MOS晶體管Q2C關閉時，節(jié)點Pl的高電平電壓可經施加至具有泄漏功能的存取MOS晶體管Q6M的子柵極LB，且節(jié)點P2的低電平電壓可經施加至具有泄漏功能的存取MOS晶體管Q5M的子柵極LB，且在待用期間保持位線BL在接地電壓下。以此方式，與現(xiàn)有技術領域相比，可達成具有高數(shù)據(jù)保持能力及顯著較小的存儲器大小的存儲電容器類型的SRAM。
[0194]實施例8
[0195]圖20是說明關于本發(fā)明的實施例8的存儲電容器類型的SRAM的構造實例的電路圖。比較關于圖20中的實施例8的存儲電容器類型的SRAM與關于圖4中的實施例2的存儲電容器類型的SRAM，如下描述差異。
[0196](I)包含關于實施例5的垂直類型的一體形成的電容器TFT型MOS晶體管QlC以代替MOS晶體管Q1T、Q3T及電容器Cl。
[0197](2)包含關于實施例5的垂直類型的一體形成的電容器TFT型MOS晶體管Q2C以代替MOS晶體管Q2T、Q4T及電容器C2。
[0198]在本實施例中，與實施例6及7相比，當存取MOS晶體管、Q6的泄漏電流相較于TFT型MOS晶體管Q1T、Q2T較小時，可移除具有泄漏功能的MOS晶體管且可使用典型主體MOS晶體管Q5、Q6。
[0199]在以上構造的存儲電容器類型的SRAM中，(例如)在MOS晶體管QlC接通且MOS晶體管Q2C關閉時，晶體管Q2C發(fā)送相對較少的截止電流，節(jié)點Pl的高電平電壓經施加至存取MOS晶體管Q6的源極，且節(jié)點P2的低電平電壓經施加至存取MOS晶體管Q5的源極，且在待用期間保持位線BL在接地電壓下。以此方式，閂鎖通過垂直類型的一體形成的電容器TFT型MOS Q1C、Q2C形成，且不使用具有泄漏功能的存取MOS晶體管。以此方式，與現(xiàn)有技術領域相比，可達成具有高數(shù)據(jù)保持能力及顯著較小的存儲器大小的存儲電容器類型的SRAM。
[0200]與現(xiàn)有技術領域相比，本發(fā)明提供具有較小存儲器大小及較低存儲器成本的半導體存儲器裝置，且防止軟性誤差及閉鎖，降低待用電流并達成較低電壓動作。
【主權項】
1.一種半導體存儲器裝置，其為電容器存儲器類型，包括: 2個TFT型P-通道MOS晶體管及2個主體N-通道MOS晶體管，構成用于保持在第一節(jié)點與第二節(jié)點之間反相的數(shù)據(jù)的閂鎖； 第一主體存取MOS晶體管，根據(jù)字符線的電壓切換所述第一節(jié)點以連接至或不連接至第一位線； 第二主體存取MOS晶體管，根據(jù)所述字符線的所述電壓切換所述第二節(jié)點以連接至或不連接至第二位線； 第一電容器，設置于所述第一節(jié)點與電源電壓之間；以及 第二電容器，設置于所述第二節(jié)點與所述電源電壓之間， 其中所述2個主體MOS晶體管、所述第一存取MOS晶體管以及所述第二存取MOS晶體管包括嵌入式柵極型MOS晶體管。2.一種半導體存儲器裝置，其為電容器存儲器類型，包括: 2個TFT型P-通道MOS晶體管及2個TFT型N-通道MOS晶體管，構成用于保持在第一節(jié)點與第二節(jié)點之間反相的數(shù)據(jù)的閂鎖； 第一主體存取MOS晶體管，根據(jù)字符線的電壓切換所述第一節(jié)點以連接至或不連接至第一位線； 第二主體存取MOS晶體管，根據(jù)所述字符線的所述電壓切換所述第二節(jié)點以連接至或不連接至第二位線； 第一電容器，設置于所述第一節(jié)點與電源電壓之間；以及 第二電容器，設置于所述第二節(jié)點與所述電源電壓之間， 其中所述4個TFT型MOS晶體管分別是垂直型的TFT型MOS晶體管，且包含第一 P-通道MOS晶體管、第二 P-通道MOS晶體管、第一 N-通道MOS晶體管以及第二 N-通道MOS晶體管，其中所述第一 P-通道MOS晶體管與所述第一 N-通道MOS晶體管具有同一柵極并形成第一反相器，且所述第二 P-通道MOS晶體管與所述第二 N-通道MOS晶體管具有同一柵極并形成第二反相器。3.一種半導體存儲器裝置，其為電容器存儲器類型，包括: 2個TFT型P-通道MOS晶體管，用于保持在第一節(jié)點與第二節(jié)點之間反相的數(shù)據(jù)；第一主體存取MOS晶體管，根據(jù)字符線的電壓切換所述第一節(jié)點以連接至或不連接至第一位線； 第二主體存取MOS晶體管，根據(jù)所述字符線的所述電壓切換所述第二節(jié)點以連接至或不連接至第二位線； 第一電容器，設置于所述第一節(jié)點與電源電壓之間；以及 第二電容器，設置于所述第二節(jié)點與所述電源電壓之間， 其中所述第一存取MOS晶體管及所述第二存取MOS晶體管具有泄漏功能，其中根據(jù)所述第二節(jié)點的電壓通過所述泄漏功能控制所述第一存取MOS晶體管且根據(jù)所述第一節(jié)點的電壓通過所述泄漏功能控制所述第二存取MOS晶體管。4.如權利要求3所述的半導體存儲器裝置，其中所述第一存取MOS晶體管及所述第二存取MOS晶體管具有SOI結構并分別具有背柵極控制端子，且還包含: 第三電容器，設置于所述第二節(jié)點與所述第一存取MOS晶體管的所述背柵極控制端子之間， 第四電容器，設置于所述第一節(jié)點與所述第二存取MOS晶體管的所述背柵極控制端子之間。5.如權利要求3所述的半導體存儲器裝置，其中 所述第一存取MOS晶體管及所述第二存取MOS晶體管具有金屬-氧化物-氮化物-氧化物-半導體結構或柵極結構， 所述第一存取MOS晶體管及所述第二存取MOS晶體管分別具有子柵極， 所述第二節(jié)點連接至所述第一存取MOS晶體管的所述子柵極，以及 所述第一節(jié)點連接至所述第二存取MOS晶體管的所述子柵極。6.如權利要求1所述的半導體存儲器裝置，其中所述第一電容器及所述第二電容器通過在一對金屬膜之間包夾氧化鉿膜或氧化鋯膜而形成。7.如權利要求2所述的半導體存儲器裝置，其中所述第一電容器及所述第二電容器通過在一對金屬膜之間包夾氧化鉿膜或氧化鋯膜而形成。8.如權利要求3所述的半導體存儲器裝置，其中所述第一電容器及所述第二電容器通過在一對金屬膜之間包夾氧化鉿膜或氧化鋯膜而形成。9.如權利要求4所述的半導體存儲器裝置，其中所述第一電容器及所述第二電容器通過在一對金屬膜之間包夾氧化鉿膜或氧化鋯膜而形成。10.如權利要求5所述的半導體存儲器裝置，其中所述第一電容器及所述第二電容器通過在一對金屬膜之間包夾氧化鉿膜或氧化鋯膜而形成。11.一種半導體存儲器裝置，其為電容器存儲器類型，包括: 第一 TFT型P-通道MOS晶體管及第二 TFT型P-通道MOS晶體管，用于保持在第一節(jié)點與第二節(jié)點之間反相的數(shù)據(jù)； 第一主體存取MOS晶體管，根據(jù)字符線的電壓切換所述第一節(jié)點以連接至或不連接至第一位線； 第二主體存取MOS晶體管，根據(jù)所述字符線的所述電壓切換所述第二節(jié)點以連接至或不連接至第二位線； 其中所述第一 TFT型P-通道MOS晶體管包含設置于所述第一節(jié)點與電源電壓之間的一體形成的第一電容器；以及 所述第二 TFT型P-通道MOS晶體管包含設置于所述第二節(jié)點與所述電源電壓之間的一體形成的第二電容器。12.如權利要求11所述的半導體存儲器裝置，其中 所述第一存取MOS晶體管及第二存取MOS晶體管具有泄漏功能， 根據(jù)所述第二節(jié)點的電壓通過所述泄漏功能控制所述第一存取MOS晶體管且根據(jù)所述第一節(jié)點的電壓通過所述泄漏功能控制所述第二存取MOS晶體管。13.如權利要求12所述的半導體存儲器裝置，其中所述第一存取MOS晶體管及第二存取MOS晶體管具有SOI結構并分別具有背柵極控制端子，且還包含: 第三電容器，設置于所述第二節(jié)點與所述第一存取MOS晶體管的所述背柵極控制端子之間， 第四電容器，設置于所述第一節(jié)點與所述第二存取MOS晶體管的所述背柵極控制端子之間。14.如權利要求12所述的半導體存儲器裝置，其中 所述第一存取MOS晶體管及所述第二存取MOS晶體管具有金屬-氧化物-氮化物-氧化物-半導體結構或柵極結構； 所述第一存取MOS晶體管及所述第二存取MOS晶體管分別具有子柵極； 所述第二節(jié)點連接至所述第一存取MOS晶體管的所述子柵極；以及 所述第一節(jié)點連接至所述第二存取MOS晶體管的所述子柵極。
【文檔編號】H01L27/11GK106024789SQ201510869983
【公開日】2016年10月12日
【申請日】2015年12月2日
【發(fā)明人】木原雄治
【申請人】力晶科技股份有限公司