一種電阻隨機(jī)存儲(chǔ)器及其制備方法
【專利摘要】本發(fā)明提供了一種電阻隨機(jī)存儲(chǔ)器的制備方法，提供襯底；在襯底上形成電極過孔，至少部分電極過孔為底電極；沉積介質(zhì)層，并在所述介質(zhì)層中、電極過孔之上形成大馬士革通孔；在底電極之上的通孔內(nèi)依次形成阻變材料層及頂電極。利用本發(fā)明的方法實(shí)現(xiàn)將電阻隨機(jī)存儲(chǔ)器集成到集成電路上，能有效提升集成度，并減少存儲(chǔ)器單元制備及互連的工藝步驟以降低存儲(chǔ)成本。
【專利說明】
一種電阻隨機(jī)存儲(chǔ)器及其制備方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體器件制造領(lǐng)域，特別涉及一種電阻隨機(jī)存儲(chǔ)器及其制備方法。
【背景技術(shù)】
[0002]半導(dǎo)體存儲(chǔ)器在信息產(chǎn)業(yè)的增長中起到重要作用。RRAM(Resistive RandomAccess Memory,電阻隨機(jī)存儲(chǔ)器)存儲(chǔ)單元結(jié)構(gòu)簡單、工作速度快、功耗低、信息保持穩(wěn)定、具有不揮發(fā)性，而且易于實(shí)現(xiàn)三維立體集成，是未來新一代存儲(chǔ)技術(shù)的有力競爭者。
[0003]RRAM的基本存儲(chǔ)單元包括一個(gè)MIM(Metal Isolator Metal，金屬-絕緣體-金屬)結(jié)構(gòu)電阻器。借由電壓或電流脈沖，可以使M頂結(jié)構(gòu)的電阻存在高電阻態(tài)和低電阻態(tài)兩種狀態(tài)，從而實(shí)現(xiàn)O和I的表示。阻變層是RRAM的關(guān)鍵部分，過渡金屬二元氧化物Ti02、Ni0、Hf02等因易于制備、成本低等優(yōu)點(diǎn)成為阻變層材料的研究熱點(diǎn)。Pt、Cu、T1、TiN、TaN等已被作為電極材料應(yīng)用在RRAM器件，并且Cu、T1、TiN, TaN等材料已被廣泛應(yīng)用到集成電路銅互連工藝中。
[0004]RRAM單元及其陣列，通常通過刻蝕方法制備在半導(dǎo)體襯底上，而后在形成所需的其他的器件，如MOS器件等，工藝步驟較為復(fù)雜，集成度不高。

【發(fā)明內(nèi)容】

[0005]本發(fā)明旨在解決電阻隨機(jī)存儲(chǔ)器不易與集成電路集成在同一個(gè)芯片上的問題，提供一種電阻隨機(jī)存儲(chǔ)器及其制備方法，能有效提升集成度。
[0006]本發(fā)明提供了一種電阻隨機(jī)存儲(chǔ)器及其制備方法，包括步驟:
[0007]提供襯底；
[0008]在襯底上形成電極過孔，至少部分電極過孔為底電極；
[0009]沉積介質(zhì)層，并在所述介質(zhì)層中、電極過孔之上形成大馬士革通孔；
[0010]在底電極之上的通孔內(nèi)依次形成阻變材料層及頂電極。
[0011]可選的，所述通孔僅形成在底電極之上；
[0012]所述方法還包括步驟:
[0013]在介質(zhì)層中、其他的電極過孔之上形成第二連接過孔。
[0014]可選的，所述通孔形成在電極過孔之上；
[0015]在通孔內(nèi)依次形成阻變材料層及頂電極的步驟包括:
[0016]淀積阻變材料層；
[0017]進(jìn)行刻蝕，去除底電極之外的阻變材料層；
[0018]在通孔內(nèi)填充金屬材料，以在阻變材料層之上形成頂電極，同時(shí)在其他的電極過孔之上形成第二連接過孔。
[0019]可選的，所述頂電極和/或第二連接過孔包括金屬阻擋層和金屬Cu層。
[0020]可選的，所述方法還包括:
[0021 ]在形成第二連接過孔之后，在第二連接過孔及頂電極之上形成其他互連結(jié)構(gòu)以及鈍化層。
[0022]可選的，所述阻變材料層為HfO2薄膜。
[0023]此外，本發(fā)明還提供了一種電阻隨機(jī)存儲(chǔ)器，包括:
[0024]襯底；
[0025]襯底上形成有電極過孔，至少部分的電極過孔為底電極；
[0026]電極過孔之上的介質(zhì)層；
[0027]介質(zhì)層中、電極過孔之上的通孔；
[0028]底電極之上的通孔內(nèi)的阻變材料層以及阻變材料層上的頂電極。
[0029]可選的，所述存儲(chǔ)器還包括其他電極過孔上的第二連接過孔。
[0030]可選的，所述頂電極和/或第二連接過孔包括金屬阻擋層和金屬Cu層。
[0031]可選的，所述阻變材料層為HfO2薄膜。
[0032]本發(fā)明提供的電阻隨機(jī)存儲(chǔ)器及其制備方法，在形成有電極過孔的襯底上，以至少部分電極過孔作為電阻隨機(jī)存儲(chǔ)器的底電極，然后沉積介質(zhì)層，并在介質(zhì)層上對應(yīng)底電極的位置形成大馬士革通孔，接著在通孔內(nèi)依次形成阻變材料層及頂電極。由于本發(fā)明提供的電阻隨機(jī)存儲(chǔ)器及其制備方法，在后段的通孔內(nèi)形成存儲(chǔ)器，能和器件加工主流的大馬士革方法完全兼容，尤其適用于將電阻隨機(jī)存儲(chǔ)器集成到集成電路上，能有效提升集成度，并減少存儲(chǔ)器單元制備及互連的工藝步驟以降低存儲(chǔ)成本。
【附圖說明】
[0033]為了更清楚地說明本申請實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明中記載的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，還可以根據(jù)這些附圖獲得其他的附圖。
[0034]圖1為根據(jù)本發(fā)明實(shí)施例的電阻隨機(jī)存儲(chǔ)器的制備方法的流程圖；
[0035]圖2至8為根據(jù)本發(fā)明實(shí)施例一的電阻隨機(jī)存儲(chǔ)器的制備過程中的截面結(jié)構(gòu)示意圖；
[0036]圖9至12為根據(jù)本發(fā)明實(shí)施例二的電阻隨機(jī)存儲(chǔ)器的制備過程中的截面結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0037]下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0038]此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。此外，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識(shí)到其他工藝的可應(yīng)用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實(shí)施例，也可以包括另外的特征形成在第一和第二特征之間的實(shí)施例，這樣第一和第二特征可能不是直接接觸。
[0039]本發(fā)明提供的電阻隨機(jī)存儲(chǔ)器制備方法和主流的雙大馬士革方法完全兼容，尤其適用于將電阻隨機(jī)存儲(chǔ)器單元集成到集成電路上，能有效提升集成度，并減少存儲(chǔ)器單元制備及互連的工藝步驟以降低存儲(chǔ)成本。
[0040]為了更好的理解本發(fā)明的技術(shù)方案和技術(shù)效果，以下將結(jié)合流程圖和具體的實(shí)施例進(jìn)行詳細(xì)的描述，流程圖如圖1所示。
[0041]本發(fā)明中，所述襯底可以為半導(dǎo)體襯底，比如:Si襯底、Ge襯底、SiGe襯底、SOI (絕緣體上娃，Silicon On Insulator)或 GOI (絕緣體上鍺，Germanium On Insulator)等。在其他實(shí)施例中，所述半導(dǎo)體襯底還可以為包括其他元素半導(dǎo)體或化合物半導(dǎo)體的襯底，例如GaAs、InP或SiC等，還可以為疊層結(jié)構(gòu)，例如Si/SiGe等，還可以為其他外延結(jié)構(gòu)，例如SGOI (絕緣體上鍺硅)等。
[0042]在本發(fā)明中，所述襯底上已經(jīng)形成有器件結(jié)構(gòu)，還可以進(jìn)一步形成了器件的互連結(jié)構(gòu)，如金屬互連層和過孔，過孔可以為一層或多層。以下將以電阻隨機(jī)存儲(chǔ)器制備過程的不同的實(shí)施例進(jìn)行描述。
[0043]在本發(fā)明實(shí)施例中，在襯底上形成過孔之后，將部分過孔作為底電極，利用后續(xù)的過孔工藝形成存儲(chǔ)器單元，可與現(xiàn)有的后段工藝集成，提高器件的集成度。
[0044]實(shí)施例一
[0045]首先，在步驟SOI，提供襯底100，參考圖2所示。
[0046]在本實(shí)施例中，襯底可以為半導(dǎo)體襯底、化合物半導(dǎo)體襯底及他們的疊層結(jié)構(gòu)襯底等，襯底上已形成有器件結(jié)構(gòu)和互連結(jié)構(gòu)101。
[0047]在一個(gè)具體的實(shí)施例中，如圖2所示，襯底100為體硅襯底，在體硅襯底上已經(jīng)形成有CMOS器件以及部分的互連結(jié)構(gòu)101，包括在襯底上形成的柵極及其側(cè)墻、源漏區(qū)、接觸以及部分的互連，這些結(jié)構(gòu)都可以通過傳統(tǒng)工藝來形成。
[0048]接著，在步驟S02，在襯底100上形成電極過孔，至少部分電極過孔為底電極3，參考圖2所示。
[0049]在本實(shí)施例中，如圖2所示，在上述襯底100上形成電極過孔，該電極過孔包括用于電阻隨機(jī)存儲(chǔ)器的底電極3以及用于器件互連的其他的連接過孔4，也即，至少部分電極過孔用作電阻隨機(jī)存儲(chǔ)器的底電極3。
[0050]在本實(shí)施例中，首先，在上述襯底上淀積第一層間介質(zhì)層102，例如為Si02、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等，接著，可以通過刻蝕工藝在該層間介質(zhì)層中形成通孔，而后，在通孔中填充金屬材料，從而形成電極過孔，金屬材料例如可以為Cu、W等，通常地，為了防止金屬材料的擴(kuò)散，在金屬材料填充前，在通孔的內(nèi)壁上還需形成擴(kuò)散阻擋層，例如Ti和TiN的疊層。
[0051]在本實(shí)施例中，形成的電極過孔，一部分為用于存儲(chǔ)器的底電極3，另一部分為用于器件互連的連接過孔4。
[0052]接著，在步驟S03，沉積介質(zhì)層，并在所述介質(zhì)層中、電極過孔之上形成大馬士革通孔8，如圖3和圖4所示。
[0053]在本實(shí)施例中，首先，淀積介質(zhì)層，介質(zhì)層可以為單層或多層介質(zhì)材料，可以為NDC、S12、低k材料等及他們的組合，低k材料例如可以為S1F、SiCOH, S1、SiCO、SiCON等，該介質(zhì)層為上層材料的研磨停止層，也為相鄰金屬之間的隔離膜，考慮到研磨去除率以及電親合損失等因素，本實(shí)施例中介質(zhì)層優(yōu)選為NDC層5、低k介質(zhì)層6和S1jg 7的疊層，可以通過PECVD、HDPCVD等方法制備。其中，NDC層為SiCN薄膜，可以作為刻蝕低k介質(zhì)層的停止層和防止Cu擴(kuò)散的阻擋層。
[0054]而后，刻蝕介質(zhì)層，在電極過孔之上形成大馬士革通孔8，本實(shí)施例中，通孔8僅形成在底電極3上，可以通過干法或濕法刻蝕來形成該通孔8。
[0055]此后，在步驟S04，在底電極3之上的通孔內(nèi)依次形成阻變材料層9及頂電極，如圖
5、圖6所示。
[0056]具體的，首先，淀積阻變材料層9，阻變材料層9是電阻隨機(jī)存儲(chǔ)器實(shí)現(xiàn)功能的關(guān)鍵，可以為過渡金屬氧化物薄膜等及其疊層，阻變材料例如可以為N1，T12, CuOx, Ta205、HfOJi膜等及其組合，可以通過物理或化學(xué)沉積方法獲得。
[0057]接著，填充頂電極的金屬材料，該頂電極的金屬材料可以為單層或疊層，在本實(shí)施例中，采用銅填充工藝形成頂電極，便于和銅互連工藝兼容。具體的，可以先淀積金屬阻擋層10，金屬阻擋層還可以為11隊(duì)了&3&隊(duì)11等薄膜及其疊層，可以采用PVD等方法制備，接著，填充金屬銅，可以用電化學(xué)淀積法或磁控濺射法等進(jìn)行銅的填充。而后，進(jìn)行平坦化工藝，例如CMP，從而，在通孔內(nèi)形成阻變材料層9及包括金屬阻擋層10和金屬Cu層的頂電極。
[0058]在一個(gè)具體實(shí)施例中，首先通過原子層沉積法(ALD)制備高介電常數(shù)HfO2介質(zhì)薄膜作為電阻隨機(jī)存儲(chǔ)器的阻變材料層9，HfO2介質(zhì)薄膜的厚度為2-10納米，通過ALD的生長循環(huán)數(shù)來精確控制膜層的厚度。然后采用磁控濺射法在11?)2介質(zhì)薄膜上沉積Ta和TaN疊層的金屬阻擋層10，其中Ta薄膜厚度為5-15納米，TaN薄膜厚度為5-20納米。接著通過磁控派射法在金屬阻擋層10上沉積一層Cu薄膜，Cu薄膜11的厚度為20?150納米，作為電鍍銅的種籽層11。然后采用電鍍銅的方法沉積金屬Cu層12，以填充大馬士革通孔8，沉積金屬Cu層12的厚度通常大于大馬士革通孔8的深度。接著通過CMP方法去除電極過孔3外的多余阻變材料、多余金屬阻擋層材料及多余的大馬士革通孔填充材料，形成阻變材料層及完整的頂電極，并使得襯底表面平坦化，以便于進(jìn)行后續(xù)互連工藝，如圖6所示。S12薄膜7可以不去除，也可以部分或完全去除，Low k薄膜6可以部分去除或不去除，具體以CMP工藝要求來確定。
[0059]至此，已制備完成本實(shí)施例的電阻隨機(jī)存儲(chǔ)器的存儲(chǔ)單元，制備過程中所采用的方法和集成電路銅互連工藝完全兼容，能將電阻隨機(jī)存儲(chǔ)器單元和集成電路集成在同一個(gè)芯片上。
[0060]本實(shí)施例的電阻隨機(jī)存儲(chǔ)器的存儲(chǔ)單元集成在器件后段的通孔工藝中，在部分的電極過孔上形成電阻隨機(jī)存儲(chǔ)器的存儲(chǔ)單元之后，可以繼續(xù)在其他的過孔電極之上形成第二連接過孔，以實(shí)現(xiàn)器件的電信號(hào)的傳輸，并完成器件的后續(xù)加工。
[0061]具體的，首先，在其他電極過孔4之上形成另一些大馬士革通孔(圖中未示出)，而后，填充金屬材料，并進(jìn)行平坦化，從而，形成第二連接過孔13，如圖7所示。
[0062]此外，形成第二連接過孔13的過程中，在沉積銅種籽層11前，可以先沉積金屬阻擋層10薄膜，具體的可以為Ta、Ru、TaN, TaSiN等金屬薄膜及其疊層，以解決Cu易擴(kuò)散進(jìn)氧化硅及硅的問題。在本發(fā)明實(shí)施例中，金屬阻擋層10為Ta薄膜及TaN薄膜的疊層，制備工藝可以和隨機(jī)存儲(chǔ)器單元中Ta薄膜及TaN薄膜的疊層的制備工藝相同。
[0063]而后，在步驟S05，在第二連接過孔13及頂電極之上形成其他互連結(jié)構(gòu)103以及鈍化層，參考圖8所示。所述形成其他互連結(jié)構(gòu)103為后續(xù)的互連結(jié)構(gòu)，可以為一層或多層，以進(jìn)一步完成器件及存儲(chǔ)單元的電信號(hào)傳輸，本實(shí)施例中，即為頂層的墊層(pad) 15，用于向器件及存儲(chǔ)單元輸入電信號(hào)。
[0064]在一個(gè)具體的實(shí)施例中:首先，進(jìn)行Al的淀積，而后，刻蝕形成墊層15，接著，進(jìn)行鈍化層的淀積，并進(jìn)行平坦化，如圖8所示。
[0065]至此，完成了本發(fā)明實(shí)施例的電阻隨機(jī)存儲(chǔ)器的制備。在本實(shí)施例中，在底電極之上的通孔中形成阻變材料層及頂電極之后，在其他的電極過孔上形成第二連接過孔。當(dāng)然，可以理解的是，也可以先在其他的電極過孔上形成第二連接過孔，而后在底電極之上的通孔中形成阻變材料層及頂電極。
[0066]實(shí)施例二
[0067]在本實(shí)施例中，襯底100為體硅襯底，并已形成有CMOS器件及部分的互連結(jié)構(gòu)101。在本實(shí)施例中，僅描述同實(shí)施例一中不同的部分，相同的部分僅作簡單闡述。
[0068]首先，在步驟S201，提供襯底100。
[0069]在本發(fā)明實(shí)施例中，可以采用體硅襯底，在襯底100上表面形成有器件結(jié)構(gòu)和互連結(jié)構(gòu)101，該步驟同實(shí)施例一中的步驟S01。
[0070]接著，在步驟S202，在襯底100上形成電極過孔，至少部分的電極過孔為底電極3，
參考圖2所示。
[0071]同實(shí)施例一所述的電極過孔制備步驟，首先，在襯底100上淀積第一層間介質(zhì)層102，接著，可以通過刻蝕工藝在第一層間介質(zhì)層102中形成通孔，并在通孔中填充金屬Cu材料，從而形成電極過孔。在填充金屬Cu材料前，可以先淀積金屬Cu擴(kuò)散阻擋層，以解決Cu易擴(kuò)散進(jìn)介質(zhì)層的問題，并以部分過孔作為電阻隨機(jī)存儲(chǔ)器的底電極3。
[0072]然后，在步驟S203，沉積介質(zhì)層，并在所述介質(zhì)層中、電極過孔之上形成大馬士革通孔8，參考圖9所示。
[0073]在本實(shí)施例中，區(qū)別于實(shí)施例一，大馬士革通孔8同時(shí)形成在底電極3和連接過孔4之上，便于減少后續(xù)制作步驟，如平坦化及填充步驟等，簡化工藝過程。
[0074]在一個(gè)具體實(shí)施例中，依次沉積NDC薄膜5、Low k薄膜6、S12薄膜7作為介質(zhì)層，同實(shí)施例一，然后通過刻蝕工藝在介質(zhì)層中、底電極3和連接過孔4之上形成大馬士革通孔8，該通孔暴露底電極3和連接過孔4。
[0075]而后，在步驟S204，在底電極3之上的通孔內(nèi)依次形成阻變材料層9及頂電極，參考圖12所示。
[0076]不同于實(shí)施例一，在本實(shí)施例中，在底電極3和連接過孔4上同時(shí)形成了大馬士革通孔8，在底電極3之上的通孔內(nèi)依次形成阻變材料層9及頂電極的同時(shí)，形成了第二連接過孔13。
[0077]具體的，在本實(shí)施例中，首先，淀積阻變材料層9，如圖10所示；接著，進(jìn)行刻蝕，去除底電極3之外的阻變材料層，僅在底電極3之上的通孔內(nèi)保留阻變材料層9，如圖11所示；而后，在通孔內(nèi)填充金屬材料，以在阻變材料層9之上形成頂電極，同時(shí)在連接過孔4之上形成第二連接過孔13，如圖12所示。
[0078]在一個(gè)具體的實(shí)施例中，首先通過原子層沉積法(ALD)制備高介電常數(shù)HfO2介質(zhì)薄膜，厚度為2-10納米，薄膜的厚度通過ALD的生長循環(huán)數(shù)來精確控制，參考圖10所示。接著通過刻蝕工藝，去除底電極3之上以外區(qū)域的!1?)2介質(zhì)薄膜，參考圖11所示。然后采用磁控派射法在襯底100上表面沉積金屬阻擋層10，可以為Ta和TaN疊層，其中Ta薄膜厚度為5-15納米，TaN薄膜厚度為5-20納米。接著通過磁控濺射法在金屬阻擋層10上沉積一層厚度為20?150納米的Cu薄膜，作為電鍍銅的種籽層11。然后采用電鍍銅的方法沉積金屬Cu層12，以填充大馬士革通孔8，沉積金屬Cu層12的厚度通常大于大馬士革通孔8的深度。接著通過CMP方法去除大馬士革通孔8外的多余金屬阻擋層材料及多余大馬士革通孔填充材料金屬銅，同時(shí)形成完整的頂電極和第二連接過孔13，并使得襯底100表面平坦化，以便于進(jìn)行后續(xù)互連工藝，如圖12所示。Si02薄膜7可以不去除，也可以部分或完全去除，Low k薄膜6可以部分去除，具體以CMP工藝要求來確定。
[0079]至此，完成了本實(shí)施例的電阻隨機(jī)存儲(chǔ)器的存儲(chǔ)單元，同時(shí)形成了用于器件電連接的第二連接過孔，制備過程中所采用的方法和集成電路銅互連工藝完全兼容，能將電阻隨機(jī)存儲(chǔ)器和集成電路集成在同一芯片上，并且能減少制備過程中的工藝步驟，提高效率。
[0080]而后，在第二連接過孔13及頂電極之上形成其他互連結(jié)構(gòu)103以及鈍化層。該步驟同實(shí)施例一的步驟S05。
[0081]在一個(gè)具體的實(shí)施例中，首先，進(jìn)行Al的淀積，并進(jìn)行刻蝕以形成墊層15，接著，沉積鈍化層，然后，進(jìn)行平坦化，參考圖8所示。
[0082]至此，完成了本實(shí)施例的電阻隨機(jī)存儲(chǔ)器的制備。在本實(shí)施例中，電阻隨機(jī)存儲(chǔ)器單元的頂電極和第二連接過孔在同一工藝中形成，具有相同的材料和結(jié)構(gòu)，可以理解的是，根據(jù)器件性能等的需要，也可以采用不同的材料和工藝來形成存儲(chǔ)器單元的頂電極和第二連接過孔中的金屬材料。
[0083]本發(fā)明提供的電阻隨機(jī)存儲(chǔ)器制備方法同主流的大馬士革方法完全兼容，尤其適用于將電阻隨機(jī)存儲(chǔ)器集成到集成電路上，能有效提升集成度，并減少存儲(chǔ)器單元制備及互連的工藝步驟以降低存儲(chǔ)成本。
[0084]相應(yīng)地，本發(fā)明還提供了一種電阻隨機(jī)存儲(chǔ)器，包括:
[0085]襯底100 ;襯底100上形成有電極過孔，至少部分的電極過孔為底電極3 ；
[0086]電極過孔之上的介質(zhì)層；
[0087]介質(zhì)層中、電極過孔之上的大馬士革通孔8 ;
[0088]通孔內(nèi)的阻變材料層9以及阻變材料層9上的頂電極。
[0089]其中，在優(yōu)選的實(shí)施例中，所述頂電極和/或第二連接過孔13包括金屬阻擋層10和金屬Cu層12。所述阻變材料層9為HfO2薄膜。
[0090]另外，在所述介質(zhì)層中、其他電極過孔之上有第二連接過孔13。
[0091]需要說明的是，集成電路制備過程中為了滿足CMP工藝要求，互連結(jié)構(gòu)101中會(huì)存在冗余金屬，這些冗余金屬不需要傳輸電信號(hào)，因此不需要與上下層進(jìn)行互連，本發(fā)明中沒有進(jìn)行標(biāo)注。
[0092]此外，在第二連接過孔13及頂電極之上的其他互連結(jié)構(gòu)103以及鈍化層。集成電路和電阻隨機(jī)存儲(chǔ)器可以通過其他互連結(jié)構(gòu)103與外界進(jìn)行電信號(hào)傳輸，鈍化層用于保護(hù)制備好的芯片。
[0093]本說明書中的各個(gè)實(shí)施例均采用遞進(jìn)的方式描述，各個(gè)實(shí)施例之間相同相似的部分互相參見即可。尤其，對于電阻隨機(jī)存儲(chǔ)器結(jié)構(gòu)實(shí)施例而言，由于其通過本發(fā)明提供的方法獲得，所以描述得比較簡單，相關(guān)之處參見方法實(shí)施例的部分說明即可。以上所描述的結(jié)構(gòu)實(shí)施例僅僅是示意性的，本領(lǐng)域普通技術(shù)人員在不付出創(chuàng)造性勞動(dòng)的情況下，即可以理解并實(shí)施。
[0094]雖然本發(fā)明已以較佳實(shí)施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種電阻隨機(jī)存儲(chǔ)器的制備方法，其特征在于，包括步驟: 提供襯底； 在襯底上形成電極過孔，至少部分電極過孔為底電極； 沉積介質(zhì)層，并在所述介質(zhì)層中、電極過孔之上形成大馬士革通孔； 在底電極之上的通孔內(nèi)依次形成阻變材料層及頂電極。2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述通孔僅形成在底電極之上； 所述方法還包括步驟: 在介質(zhì)層中、其他的電極過孔之上形成第二連接過孔。3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述通孔形成在電極過孔之上； 在通孔內(nèi)依次形成阻變材料層及頂電極的步驟包括: 淀積阻變材料層； 進(jìn)行刻蝕，去除底電極之外的阻變材料層； 在通孔內(nèi)填充金屬材料，以在阻變材料層之上形成頂電極，同時(shí)在其他的電極過孔之上形成第二連接過孔。4.根據(jù)權(quán)利要求2或3所述的方法，其特征在于，所述頂電極和/或第二連接過孔包括金屬阻擋層和金屬Cu層。5.根據(jù)權(quán)利要求2或3所述的方法，所述方法還包括: 在形成第二連接過孔之后，在第二連接過孔及頂電極之上形成其他互連結(jié)構(gòu)以及鈍化層。6.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述阻變材料層為HfO2薄膜。7.一種電阻隨機(jī)存儲(chǔ)器，其特征在于，包括: 襯底； 襯底上形成有電極過孔，至少部分的電極過孔為底電極； 電極過孔之上的介質(zhì)層； 介質(zhì)層中、電極過孔之上的通孔； 底電極之上的通孔內(nèi)的阻變材料層以及阻變材料層上的頂電極。8.根據(jù)權(quán)利要求7所述的存儲(chǔ)器，其特征在于，還包括其他電極過孔上的第二連接過孔。9.根據(jù)權(quán)利要求8所述的存儲(chǔ)器，其特征在于，所述頂電極和/或第二連接過孔包括金屬阻擋層和金屬Cu層。10.根據(jù)權(quán)利要求7所述的存儲(chǔ)器，其特征在于，所述阻變材料層為HfO2薄膜。
【文檔編號(hào)】H01L27/24GK106033792SQ201510125646
【公開日】2016年10月19日
【申請日】2015年3月20日
【發(fā)明人】高建峰, 趙超, 李俊峰
【申請人】中國科學(xué)院微電子研究所