多芯片封裝結(jié)構(gòu)、晶圓級芯片封裝結(jié)構(gòu)及其制程的制作方法
【專利摘要】本發(fā)明提供一種多芯片封裝結(jié)構(gòu)、晶圓級芯片封裝結(jié)構(gòu)及其制程，其中多芯片封裝結(jié)構(gòu)，包括第一芯片、至少一阻擋結(jié)構(gòu)、多個(gè)第一導(dǎo)電凸塊、第二芯片、多個(gè)第二導(dǎo)電凸塊及底填膠。第一芯片具有芯片接合區(qū)、多個(gè)位于芯片接合區(qū)內(nèi)的第一內(nèi)接點(diǎn)以及多個(gè)位于芯片接合區(qū)外的第一外接點(diǎn)。阻擋結(jié)構(gòu)配置于第一內(nèi)接點(diǎn)與第一外接點(diǎn)之間，且環(huán)繞第一內(nèi)接點(diǎn)。第一導(dǎo)電凸塊配置于第一外接點(diǎn)。第二芯片覆置于芯片接合區(qū)且具有多個(gè)第二接點(diǎn)。第二導(dǎo)電凸塊位于第一內(nèi)接點(diǎn)與第二接點(diǎn)之間。底填膠位于第一芯片與第二芯片之間以包覆第二導(dǎo)電凸塊，以避免影響到第一導(dǎo)電凸塊與線路板之間的電性連接品質(zhì)。
【專利說明】
多芯片封裝結(jié)構(gòu)、晶圓級芯片封裝結(jié)構(gòu)及其制程
技術(shù)領(lǐng)域
[0001]本發(fā)明是有關(guān)于一種封裝結(jié)構(gòu)及制程，且特別是有關(guān)于一種多芯片封裝結(jié)構(gòu)、晶圓級芯片封裝結(jié)構(gòu)及其制程。
【背景技術(shù)】
[0002]隨著電子產(chǎn)品的需求朝向高功能化、信號傳輸高速化及電路元件高密度化，集成電路芯片所呈現(xiàn)的功能也越強(qiáng)大，而針對消費(fèi)性電子產(chǎn)品，搭配的被動(dòng)元件數(shù)量也隨之劇增。再者，在電子產(chǎn)品強(qiáng)調(diào)輕薄短小之際，如何在有限的構(gòu)裝空間中容納數(shù)目龐大的電子元件，已成為電子構(gòu)裝業(yè)者急待解決與克服的技術(shù)瓶頸。為了解決此一問題，構(gòu)裝技術(shù)逐漸走向系統(tǒng)級封裝(System in Package,簡稱SIP)的系統(tǒng)整合階段，特別是多芯片模塊(Mult1-Chip Module,簡稱 MCM)的構(gòu)裝。
[0003]以多芯片封裝結(jié)構(gòu)為例，主要是將第一芯片以面對面(face-to-face)的方式配置于第二芯片上，并通過導(dǎo)電凸塊作為芯片之間電性連接的媒介，且上述第二芯片則會(huì)通過凸塊或打線(wire bonding)的方式與線路板電性連接。
[0004]在此類封裝結(jié)構(gòu)中，由于芯片上的空間日益狹窄，當(dāng)?shù)谝恍酒c第二芯片的尺寸接近時(shí)，第一芯片邊緣會(huì)相當(dāng)靠近第二芯片上用以連接至線路板的導(dǎo)電凸塊。因此，當(dāng)在填充第一芯片與第二芯片之間填入底填膠時(shí)，底填膠容易溢流至第二芯片上用以連接至線路板的導(dǎo)電凸塊的焊墊上，進(jìn)而影響了第二芯片與線路板之間電性連接的可靠度。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供一種多芯片封裝結(jié)構(gòu)，其具有可阻擋底填膠溢流的阻擋結(jié)構(gòu)。
[0006]本發(fā)明提供一種晶圓級芯片封裝結(jié)構(gòu)，其可切割出多個(gè)上述的多芯片封裝結(jié)構(gòu)。
[0007]本發(fā)明提供一種晶圓級芯片封裝結(jié)構(gòu)制程，其可制作出上述的晶圓級芯片封裝結(jié)構(gòu)。
[0008]本發(fā)明的一種多芯片封裝結(jié)構(gòu)，包括第一芯片、至少一阻擋結(jié)構(gòu)、多個(gè)第一導(dǎo)電凸塊、第二芯片、多個(gè)第二導(dǎo)電凸塊及一底填膠。第一芯片具有芯片接合區(qū)、多個(gè)位于芯片接合區(qū)內(nèi)的第一內(nèi)接點(diǎn)以及多個(gè)位于芯片接合區(qū)外的第一外接點(diǎn)。阻擋結(jié)構(gòu)配置于第一芯片的芯片結(jié)合區(qū)以外的區(qū)域上，位于這些第一內(nèi)接點(diǎn)與這些第一外接點(diǎn)之間，且環(huán)繞這些第一內(nèi)接點(diǎn)。這些第一導(dǎo)電凸塊配置于這些第一外接點(diǎn)上。第二芯片覆置于(flip on)芯片接合區(qū)上，且第二芯片具有多個(gè)第二接點(diǎn)。這些第二導(dǎo)電凸塊位于這些第一內(nèi)接點(diǎn)與該些第二接點(diǎn)之間，各第一內(nèi)接點(diǎn)分別通過對應(yīng)的第二導(dǎo)電凸塊與對應(yīng)的第二接點(diǎn)電性連接。底填膠位于第一芯片與第二芯片之間以包覆這些第二導(dǎo)電凸塊。
[0009]本發(fā)明的一種晶圓級芯片封裝制程，包括下列步驟:提供晶圓，晶圓包括多個(gè)陣列排列的第一芯片以及對應(yīng)于這些第一芯片的多個(gè)阻擋結(jié)構(gòu)，其中各第一芯片分別具有芯片接合區(qū)、多個(gè)位于芯片接合區(qū)內(nèi)的第一內(nèi)接點(diǎn)以及多個(gè)位于芯片接合區(qū)外的第一外接點(diǎn)，其中各阻擋結(jié)構(gòu)配置于對應(yīng)的第一芯片的芯片結(jié)合區(qū)以外的區(qū)域上，位于這些第一內(nèi)接點(diǎn)與這些第一外接點(diǎn)之間，且環(huán)繞這些第一內(nèi)接點(diǎn)。在這些第一外接點(diǎn)上形成多個(gè)第一導(dǎo)電凸塊。提供多個(gè)第二芯片，各第二芯片分別具有多個(gè)第二接點(diǎn)，且這些第二接點(diǎn)上形成有多個(gè)第二導(dǎo)電凸塊。將這些第二芯片覆設(shè)于這些芯片接合區(qū)上，以使這些第二導(dǎo)電凸塊位于這些第一內(nèi)接點(diǎn)與這些第二接點(diǎn)之間，且各第一內(nèi)接點(diǎn)分別通過對應(yīng)的第二導(dǎo)電凸塊而與對應(yīng)的第二接點(diǎn)電性連接。在第一芯片與第二芯片之間形成底填膠，以包覆這些第二導(dǎo)電凸塊。
[0010]本發(fā)明的一種晶圓級芯片封裝結(jié)構(gòu)，包括晶圓、多個(gè)第一導(dǎo)電凸塊、多個(gè)第二芯片、多個(gè)第二導(dǎo)電凸塊及底填膠。晶圓包括多個(gè)陣列排列的第一芯片以及對應(yīng)于這些第一芯片的多個(gè)阻擋結(jié)構(gòu)，各第一芯片具有芯片接合區(qū)、多個(gè)位于芯片接合區(qū)內(nèi)的第一內(nèi)接點(diǎn)及多個(gè)位于芯片接合區(qū)外的第一外接點(diǎn)，其中各阻擋結(jié)構(gòu)配置于對應(yīng)的第一芯片的芯片結(jié)合區(qū)以外的區(qū)域上，位于這些第一內(nèi)接點(diǎn)與這些第一外接點(diǎn)之間，且環(huán)繞這些第一內(nèi)接點(diǎn)。這些第一導(dǎo)電凸塊配置于這些第一外接點(diǎn)上。這些第二芯片覆置于這些芯片接合區(qū)上，且各第二芯片具有多個(gè)第二接點(diǎn)。這些第二導(dǎo)電凸塊位于這些第一內(nèi)接點(diǎn)與這些第二接點(diǎn)之間，各第一內(nèi)接點(diǎn)分別通過對應(yīng)的第二導(dǎo)電凸塊與對應(yīng)的第二接點(diǎn)電性連接。底填膠位于這些第一芯片與這些第二芯片之間以包覆這些第二導(dǎo)電凸塊。
[0011]基于上述，本發(fā)明的多芯片封裝結(jié)構(gòu)通過將阻擋結(jié)構(gòu)配置于第一芯片的芯片結(jié)合區(qū)以外的區(qū)域，且于第一內(nèi)接點(diǎn)與第一外接點(diǎn)之間，并環(huán)繞第一內(nèi)接點(diǎn)，來阻隔第一芯片與第二芯片之間的底填膠向外流至第一導(dǎo)電凸塊，以避免影響到第一導(dǎo)電凸塊與線路板之間的電性連接品質(zhì)。本發(fā)明還提供能切割出多個(gè)上述的多芯片封裝結(jié)構(gòu)的晶圓級芯片封裝結(jié)構(gòu)以及其制程。
[0012]為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合附圖作詳細(xì)說明如下。
【附圖說明】
[0013]圖1是依照本發(fā)明的一實(shí)施例的一種多芯片封裝結(jié)構(gòu)的示意圖；
[0014]圖2是圖1的多芯片封裝結(jié)構(gòu)的線路板的上視示意圖；
[0015]圖3是依照本發(fā)明的一實(shí)施例的一種晶圓級芯片封裝結(jié)構(gòu)的示意圖；
[0016]圖4至圖12是制造本發(fā)明的一實(shí)施例的一種晶圓級芯片封裝結(jié)構(gòu)的局部剖面示意圖；
[0017]圖13是依照本發(fā)明的一實(shí)施例的一種晶圓級芯片封裝制程的流程圖。
[0018]附圖標(biāo)記說明:
[0019]12:介質(zhì)金屬層；
[0020]14:光阻層；
[0021]100:多芯片封裝結(jié)構(gòu)；
[0022]110:第一芯片；
[0023]112:芯片接合區(qū)；
[0024]114:第一內(nèi)接點(diǎn)；
[0025]116:第一外接點(diǎn)；
[0026]120:阻擋結(jié)構(gòu)；
[0027]122:金屬層；
[0028]130:第一導(dǎo)電凸塊；
[0029]135:第二導(dǎo)電凸塊；
[0030]140:第二芯片；
[0031]142:第二接點(diǎn)；
[0032]150:底填膠；
[0033]160:第一絕緣層；
[0034]170:重布線路層；
[0035]180:第二絕緣層；
[0036]182:第一部分；
[0037]184:第二部分；
[0038]186a、186b:間隙；
[0039]190:線路板；
[0040]200:晶圓級芯片封裝結(jié)構(gòu)；
[0041]202:晶圓；
[0042]300:晶圓級芯片封裝制程；
[0043]310-370:步驟。
【具體實(shí)施方式】
[0044]圖1是依照本發(fā)明的一實(shí)施例的一種多芯片封裝結(jié)構(gòu)的示意圖。請參閱圖1，本實(shí)施例的多芯片封裝結(jié)構(gòu)100包括第一芯片110、至少一阻擋結(jié)構(gòu)120、多個(gè)第一導(dǎo)電凸塊130、多個(gè)第二導(dǎo)電凸塊135、第二芯片140、底填膠150、第一絕緣層160、重布線路層170、第二絕緣層180及線路板190。
[0045]第一芯片110具有芯片接合區(qū)112、多個(gè)位于芯片接合區(qū)112內(nèi)的第一內(nèi)接點(diǎn)114以及多個(gè)位于芯片接合區(qū)112外的第一外接點(diǎn)116。第一絕緣層160配置于第一芯片110上并且暴露出這些第一內(nèi)接點(diǎn)114以及這些第一外接點(diǎn)116。重布線路層170配置于第一絕緣層160上并與這些第一內(nèi)接點(diǎn)114電性連接。第二絕緣層180覆蓋于第一絕緣層160以及重布線路層170上以暴露出部分的重布線路層170以及這些第一外接點(diǎn)116。
[0046]在本實(shí)施例中，第一芯片110的尺寸大于第二芯片140的尺寸，尺寸較小的第二芯片140倒置覆設(shè)于尺寸較大的第一芯片110的芯片接合區(qū)112上。第二芯片140具有多個(gè)第二接點(diǎn)142。第二導(dǎo)電凸塊135位于第一芯片110的第一內(nèi)接點(diǎn)114與第二芯片140的第二接點(diǎn)142之間。第一芯片110的第一內(nèi)接點(diǎn)114通過重布線路層170、對應(yīng)的第二導(dǎo)電凸塊135與第二芯片140的上對應(yīng)的第二接點(diǎn)142電性連接，以使第一芯片110與第二芯片140電性連接。
[0047]底填膠(underfill) 150位于第一芯片110與第二芯片140之間以包覆這些第二導(dǎo)電凸塊135。底填膠150的材質(zhì)例如為環(huán)氧樹脂(Epoxy)等材料底填膠150可用來提供第一芯片110與第二芯片140之間的固定及密封效果，并能夠提供緩沖及防潮防塵等效果來提升多芯片封裝結(jié)構(gòu)100的可靠度。
[0048]第一導(dǎo)電凸塊130配置于第一芯片110的第一外接點(diǎn)116上，第一芯片110能夠通過第一導(dǎo)電凸塊130而與線路板190電性連接。在本實(shí)施例中，由于第二芯片140與第二導(dǎo)電凸塊135位于線路板190與第一芯片110之間，第一導(dǎo)電凸塊130的高度會(huì)大于第二導(dǎo)電凸塊135的高度。更進(jìn)一步地說，第一導(dǎo)電凸塊130的高度會(huì)大于第二導(dǎo)電凸塊135與第二芯片140的總高度。
[0049]本實(shí)施例的多芯片封裝結(jié)構(gòu)100在制作時(shí)會(huì)先將第二芯片140倒置覆設(shè)并電性連接于第一芯片110，在第一芯片110與第二芯片140之間填入底填膠150，再將第一芯片110通過第一導(dǎo)電凸塊130連接至線路板190，以使第一芯片110、第二芯片140與線路板190三者之間電性連接。如圖1所示，由于第一芯片110與第二芯片140的尺寸接近，當(dāng)?shù)滋钅z150被填入第一芯片110與第二芯片140之間的部位時(shí)，底填膠150可能會(huì)往外流動(dòng)而接觸到第一導(dǎo)電凸塊130。
[0050]為了避免第一導(dǎo)電凸塊130被底填膠150沾附而影響到之后連接至與線路板190之間的連接能力，在本實(shí)施例中，將阻擋結(jié)構(gòu)120配置于第一芯片110的芯片結(jié)合區(qū)112以外的區(qū)域上，且阻擋結(jié)構(gòu)120的所在位置對應(yīng)于第一內(nèi)接點(diǎn)114與第一外接點(diǎn)116之間的位置。更詳細(xì)地說，阻擋結(jié)構(gòu)120配置在第一絕緣層160上，且在第一導(dǎo)電凸塊130與第二導(dǎo)電凸塊135之間的位置。
[0051]在本實(shí)施例中，第二絕緣層180包括位于中央的第一部分182以及環(huán)繞第一部分182的第二部分184，第二絕緣層180的第一部分182覆蓋重布線路層170上并且暴露出部分的重布線路層170。第一部分182與第二部分184之間維持間隙186a，并且，在該第一導(dǎo)電凸塊130與阻擋結(jié)構(gòu)120之間存在第二道間隙186b，阻擋結(jié)構(gòu)120位于兩道間隙186a、186b之間，以形成一獨(dú)立凸出的結(jié)構(gòu)。
[0052]阻擋結(jié)構(gòu)120包括金屬層122，第二絕緣層180的第二部分184覆蓋金屬層122。也就是說，在本實(shí)施例中，金屬層122與第二絕緣層180的第二部分184共同形成阻擋結(jié)構(gòu)120，由于該第二絕緣層180的第二部份184包覆了一層金屬層122，因此可做為阻擋結(jié)構(gòu)120的補(bǔ)強(qiáng)結(jié)構(gòu)。當(dāng)然，在其他實(shí)施例中，也可以僅由第二絕緣層180的第二部分184作為阻擋結(jié)構(gòu)120而無需再多一層金屬層122也可達(dá)到相同的阻隔效果，阻擋結(jié)構(gòu)120的材質(zhì)、形狀與樣式并不以上述為限制。
[0053]圖2是圖1的多芯片封裝結(jié)構(gòu)的線路板的上視示意圖。如圖1與圖2所示，阻擋結(jié)構(gòu)120位于第一導(dǎo)電凸塊130與第二導(dǎo)電凸塊135之間，當(dāng)?shù)滋钅z150填充至第一芯片110與第二芯片140之間以包覆第二導(dǎo)電凸塊135時(shí)，底填膠150會(huì)填充于間隙186a，阻擋結(jié)構(gòu)120凸起于第一絕緣層160上，而形成了立體障礙，換句話說，底填膠150會(huì)被阻擋結(jié)構(gòu)120圍繞，有效地阻擋底填膠150向外溢流至第一導(dǎo)電凸塊130的機(jī)率。因此，第一導(dǎo)電凸塊130便不會(huì)被底填膠150污染，而影響了與線路板190連接的品質(zhì)。在本實(shí)施例中，第一導(dǎo)電凸塊130與阻擋結(jié)構(gòu)120之間還存在第二道間隙186b，當(dāng)作第二道防護(hù)，即便底填膠150過多而使部分的底填膠150未被阻擋結(jié)構(gòu)120阻擋，位在外側(cè)的第二道間隙186b可供此部分的底填膠150填入，而避免污染第一導(dǎo)電凸塊130。
[0054]需說明的是，在本實(shí)施例中，阻擋結(jié)構(gòu)120為連續(xù)的環(huán)形凸起結(jié)構(gòu)，但在其他實(shí)施例中，阻擋結(jié)構(gòu)120也可以是配置在第一導(dǎo)電凸塊130與第二導(dǎo)電凸塊135之間的多條不連續(xù)的凸起結(jié)構(gòu)。其凸起的高度于本附圖繪制與第一部分182高度等高，在實(shí)施上，其凸起高度也可略高于第一部分182的高度，阻擋結(jié)構(gòu)120的實(shí)際形狀及高度并不以上述為限制，只要能夠降低底填膠150向外溢流至第一導(dǎo)電凸塊130的機(jī)率即可。
[0055]在上面的實(shí)施例中，阻擋結(jié)構(gòu)120是實(shí)施在芯片堆疊在芯片(Chip on Chip,簡稱C0C)的封裝階段中，但在其他實(shí)施例中，阻擋結(jié)構(gòu)120也可以制作在芯片堆疊在晶圓(Chipon Wafer,簡稱COW)的封裝階段。圖3是依照本發(fā)明的一實(shí)施例的一種晶圓級芯片封裝結(jié)構(gòu)的示意圖。請參閱圖3，在晶圓202被切割之前，將上述的阻擋結(jié)構(gòu)120、第一導(dǎo)電凸塊130、第二導(dǎo)電凸塊135、第二芯片140、線路板190等元件配置在晶圓202上，而形成晶圓級芯片封裝結(jié)構(gòu)200。此晶圓級芯片封裝結(jié)構(gòu)200可切割成多個(gè)上述的多芯片封裝結(jié)構(gòu)100。
[0056]下面將以圖3的晶圓級芯片封裝結(jié)構(gòu)200為例，詳細(xì)地介紹晶圓級芯片封裝結(jié)構(gòu)200的其中一種晶圓級芯片封裝制程。圖4至圖12是制造本發(fā)明的一實(shí)施例的一種晶圓級芯片封裝結(jié)構(gòu)的局部剖面示意圖。圖13是依照本發(fā)明的一實(shí)施例的一種晶圓級芯片封裝制程的流程圖。需說明的是，為了清楚顯示各元件的細(xì)節(jié)，圖4至圖12僅示出晶圓級芯片封裝結(jié)構(gòu)200在制作過程之中的局部區(qū)域。更精確地說，圖4至圖12僅示出出晶圓級芯片封裝結(jié)構(gòu)200的其中一個(gè)多芯片封裝結(jié)構(gòu)100的制作過程。并且，為了方便了解，圖4至圖12中所呈現(xiàn)的視角是以圖3的A-A線段的剖面來示出。此外，在本實(shí)施例中，相似或相同的元件以與前一實(shí)施例相同的元件編號來表示。
[0057]本實(shí)施例的晶圓級芯片封裝制程300包括下列步驟:首先，如圖13的步驟310所述以及配合圖4至圖12所示，提供晶圓202，晶圓202包括多個(gè)陣列排列的第一芯片110以及對應(yīng)于這些第一芯片110的多個(gè)阻擋結(jié)構(gòu)120，其中各第一芯片110分別具有芯片接合區(qū)112、多個(gè)位于芯片接合區(qū)112內(nèi)的第一內(nèi)接點(diǎn)114以及多個(gè)位于芯片接合區(qū)112外的第一外接點(diǎn)116，其中各阻擋結(jié)構(gòu)120配置于對應(yīng)的第一芯片110的芯片結(jié)合區(qū)112以外的區(qū)域上，位于這些第一內(nèi)接點(diǎn)114與這些第一外接點(diǎn)116之間，且環(huán)繞這些第一內(nèi)接點(diǎn)114。
[0058]詳細(xì)地說，請先參考圖4，晶圓202包括多個(gè)第一芯片110，第一芯片110具有芯片接合區(qū)112、多個(gè)位于芯片接合區(qū)112內(nèi)的第一內(nèi)接點(diǎn)114以及多個(gè)位于芯片接合區(qū)112外的第一外接點(diǎn)116。一開始可選擇性地對晶圓202進(jìn)行清洗(Incoming Clean)的步驟，通過例如是高壓水柱清洗的方式來移除第一芯片110表面的臟污。當(dāng)然，在其他實(shí)施例中，也可以選擇不對晶圓202進(jìn)行清洗。
[0059]接著，如圖5所示，在第一芯片110上形成圖案化的第一絕緣層160。詳細(xì)地說，可先在第一芯片110上涂布絕緣層，該絕緣層的材料可為一般地感光性光阻材料、聚酰亞胺(PI)層或是氮化娃(silicon nitride,簡稱Si3N4)，再罩設(shè)一光罩(未示出)在絕緣層上，并且進(jìn)行曝光(Exposure)的程序，其中光罩的圖案對應(yīng)于所欲露出的第一芯片的圖案。之后進(jìn)行顯影(Develop)的程序，以顯影液將未曝光的絕緣層溶解并移除。接著，通過加熱的方式固化(Curing)未被移除的絕緣層，再通過例如是氧氣電漿的方式對固化的絕緣層進(jìn)行表面處理，即可完成第一絕緣層160。如圖5所示，第一絕緣層160配置于這些第一芯片110上并且暴露出這些第一內(nèi)接點(diǎn)114以及這些第一外接點(diǎn)116。
[0060]再來，如圖6所示，沉積介質(zhì)金屬層(UBM Deposit1n) 12。在本實(shí)施例中，先通過氬氣去移除第一絕緣層160、第一內(nèi)接點(diǎn)114與第一外接點(diǎn)116上的氧化物。接著，在第一絕緣層160、第一內(nèi)接點(diǎn)114與第一外接點(diǎn)116上依序?yàn)R鍍鈦鎢層、金層與鈦層，以形成介質(zhì)金屬層12。
[0061]接著，如圖7及圖8所示，形成圖案化的光阻層14、重布線路層170與金屬層122。詳細(xì)地說，在本實(shí)施例中，先在圖6的介質(zhì)金屬層12上涂布光阻材料，再進(jìn)行曝光的程序。使光阻層14上對應(yīng)于第一內(nèi)接點(diǎn)114與第一外接點(diǎn)116的區(qū)域形成開孔后再進(jìn)行一道電鍍制程，而于該曝露的開孔中形成重布線路層170與金屬層122。接著，移除光阻層14及未被重布線路層170與金屬層122覆蓋的介質(zhì)金屬層12，而留下了重布線路層170與金屬層122。如圖8所示，重布線路層170配置于第一絕緣層160上并與這些第一內(nèi)接點(diǎn)114電性連接。
[0062]其后，如圖9所示，形成圖案化的第二絕緣層180。在本實(shí)施例中，第二絕緣層180的材質(zhì)例如為聚酰亞胺，如同第一絕緣層160的形成方式，通過曝光顯影等步驟形成第二絕緣層180，且第二絕緣層180覆蓋于第一絕緣層160以及重布線路層170上，并暴露出部分的重布線路層170以及這些第一外接點(diǎn)116。在本實(shí)施例中，第二絕緣層180包括第一部分182以及第二部分184，且第一部分182與第二部分184之間維持間隙186a，在另一實(shí)施例中，也可于該第一導(dǎo)電凸塊130與阻擋結(jié)構(gòu)120之間，進(jìn)一步形成第二道間隙186b，使該阻擋結(jié)構(gòu)120位于兩道間隙186a、186b之間，以形成一獨(dú)立凸出的結(jié)構(gòu)。形成間隙186a, 186b的方法包括黃光制程、雷射加工或反應(yīng)離子蝕刻(RIE)。第一部分182覆蓋重布線路層170上并且暴露出部分的重布線路層170，而第二部分184覆蓋單獨(dú)的金屬層122，而與金屬層122共同形成阻擋結(jié)構(gòu)120。值得一提的是，該阻擋結(jié)構(gòu)120的高度如需再進(jìn)一步增加時(shí)，可于該第二部分184上進(jìn)一步涂覆一層與第二絕緣層180材質(zhì)相同的材料，即可增加該阻擋結(jié)構(gòu)120的高度。在本實(shí)施例中，通過圖4至圖9的程序完成了步驟310。
[0063]再來，如圖10所示，在這些第一外接點(diǎn)116上形成多個(gè)第一導(dǎo)電凸塊130(步驟320)，形成的方式可包括植球、電鍍、印刷等方式后再加熱回焊。
[0064]接著，如圖11所示，提供第二芯片140，第二芯片140具有多個(gè)第二接點(diǎn)142，且這些第二接點(diǎn)142上形成有多個(gè)第二導(dǎo)電凸塊135 (步驟330)。第一導(dǎo)電凸塊130與第二導(dǎo)電凸塊135的材質(zhì)包括單一金屬元素或合金，其材質(zhì)可為含鉛材料(例如鉛或錫鉛合金)或無鉛材料，其包括金、銀、銅、錫、鎳或其合金，在本發(fā)明附圖中，系列舉為球狀為例，然而，其外觀形狀不僅可成型為球狀、圓柱狀或圓頂柱狀，其所選用的材料也可采用單一種金屬材料或采用兩種或兩種以上的金屬材料電鍍成型，例如，銅柱(Copper Pillar)上形成一層錫(Solder Cap)，或銅凸塊外壁覆蓋一層金等等，均為本發(fā)明可行的導(dǎo)電凸塊。
[0065]再者，將第二芯片140覆設(shè)于芯片接合區(qū)112上，以使這些第二導(dǎo)電凸塊135位于這些第一內(nèi)接點(diǎn)114與這些第二接點(diǎn)142之間，且各第一內(nèi)接點(diǎn)114分別通過對應(yīng)的第二導(dǎo)電凸塊135而與對應(yīng)的第二接點(diǎn)142電性連接(步驟340)，其中這些第二導(dǎo)電凸塊135通過重布線路層170與這些第一內(nèi)接點(diǎn)114電性連接。接著，在第一芯片110與第二芯片140之間形成底填膠150，以包覆這些第二導(dǎo)電凸塊135(步驟350)。如圖11所示，在本實(shí)施例中，底填膠150會(huì)向外流而填充于間隙186a，且被阻擋結(jié)構(gòu)120阻擋。因此，第一導(dǎo)電凸塊130便不會(huì)被底填膠150污染，而影響了與線路板190連接的品質(zhì)。在本實(shí)施例中，第一導(dǎo)電凸塊130與阻擋結(jié)構(gòu)120之間還存在第二道間隙186b，當(dāng)作第二道防護(hù)，即便底填膠150過多而使部分的底填膠150未被阻擋結(jié)構(gòu)120阻擋，此部分的底填膠150仍可流入位在外側(cè)的第二道間隙186b內(nèi)，而避免污染第一導(dǎo)電凸塊130。
[0066]最后，如圖12所示，進(jìn)行晶圓切割步驟，以使這些第一芯片110彼此分離而形成多個(gè)多芯片封裝結(jié)構(gòu)100 (步驟360)，接下來，再使這些單離化的多芯片封裝結(jié)構(gòu)以第一導(dǎo)電凸塊130電性連接至一線路板190，其中第二芯片140、這些第一導(dǎo)電凸塊130以及這些第二導(dǎo)電凸塊135位于線路板190與第一芯片110之間(步驟370)。在本實(shí)施例的步驟340與步驟370中，可通過加熱升溫程序，例如是回焊作業(yè)來使第二導(dǎo)電凸塊135連接至重布線路層170以及第一導(dǎo)電凸塊130連接至線路板190。值得一提的是，該回焊作業(yè)可針對該第一導(dǎo)電凸塊130與第二導(dǎo)電凸塊135同時(shí)加熱回焊，也可先就第二導(dǎo)電凸塊135回焊連接于第一芯片110上，再進(jìn)行第二次回焊作業(yè)，使第一導(dǎo)電凸塊130連接于線路板190上，在實(shí)施作業(yè)上該回焊作業(yè)可隨制程不同而作調(diào)整。
[0067]再次說明的是，圖4至圖12僅示出出晶圓級芯片封裝結(jié)構(gòu)200的其中一部分，因此，在圖12中顯示出一個(gè)多芯片封裝結(jié)構(gòu)100，實(shí)際上，若以圖3的角度觀之，則可切割出多個(gè)如圖12所示的多芯片封裝結(jié)構(gòu)100。
[0068]此外，雖然在本實(shí)施例中是先在這些第一外接點(diǎn)116上形成多個(gè)第一導(dǎo)電凸塊130 (步驟320)之后，再將第二芯片140覆設(shè)于芯片接合區(qū)112上(步驟330、340)。但在其他實(shí)施例中，也可以是先將第二芯片140覆設(shè)于芯片接合區(qū)112上，以使第二導(dǎo)電凸塊135連接至第一內(nèi)接點(diǎn)114 (步驟330、340)，之后，在這些第一外接點(diǎn)116上形成多個(gè)第一導(dǎo)電凸塊130 (步驟320)，制程順序上可視需求而調(diào)整。
[0069]綜上所述，本發(fā)明的多芯片封裝結(jié)構(gòu)與晶圓級芯片封裝結(jié)構(gòu)通過將阻擋結(jié)構(gòu)配置于第一芯片上，且阻擋結(jié)構(gòu)的位置對應(yīng)于第一內(nèi)接點(diǎn)與第一外接點(diǎn)之間并環(huán)繞第一內(nèi)接點(diǎn)的位置，來阻隔第一芯片與第二芯片之間的底填膠向外流至第一導(dǎo)電凸塊，以避免影響到第一導(dǎo)電凸塊與線路板之間的電性連接品質(zhì)。本發(fā)明還提供上述晶圓級芯片封裝結(jié)構(gòu)的制程，而能夠制作出底填膠不會(huì)流至第一導(dǎo)電凸塊的晶圓級芯片封裝結(jié)構(gòu)。并且，此晶圓級芯片封裝結(jié)構(gòu)通過晶圓切割程序，便可形成多個(gè)上述的多芯片封裝結(jié)構(gòu)。
[0070]最后應(yīng)說明的是:以上各實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述各實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的范圍。
【主權(quán)項(xiàng)】
1.一種多芯片封裝結(jié)構(gòu)，其特征在于，包括: 第一芯片，具有芯片接合區(qū)、多個(gè)位于所述芯片接合區(qū)內(nèi)的第一內(nèi)接點(diǎn)以及多個(gè)位于所述芯片接合區(qū)外的第一外接點(diǎn)； 至少一阻擋結(jié)構(gòu)，配置于所述第一芯片的所述芯片結(jié)合區(qū)以外的區(qū)域上，且于該些第一內(nèi)接點(diǎn)與該些第一外接點(diǎn)之間，并環(huán)繞該些第一內(nèi)接點(diǎn)； 多個(gè)第一導(dǎo)電凸塊，配置于該些第一外接點(diǎn)上； 第二芯片，覆置于所述芯片接合區(qū)上，且所述第二芯片具有多個(gè)第二接點(diǎn)； 多個(gè)第二導(dǎo)電凸塊，位于該些第一內(nèi)接點(diǎn)與該些第二接點(diǎn)之間，各所述第一內(nèi)接點(diǎn)分別通過對應(yīng)的所述第二導(dǎo)電凸塊與對應(yīng)的所述第二接點(diǎn)電性連接；以及 底填膠，位于所述第一芯片與所述第二芯片之間以包覆該些第二導(dǎo)電凸塊。2.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，所述第一芯片的尺寸大于所述第二芯片的尺寸。3.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，還包括: 第一絕緣層，配置于所述第一芯片上并且暴露出該些第一內(nèi)接點(diǎn)以及該些第一外接占.V， 重布線路層，配置于所述第一絕緣層上并與該些第一內(nèi)接點(diǎn)電性連接； 第二絕緣層，覆蓋于所述第一絕緣層以及所述重布線路層上以暴露出部分的所述重布線路層以及該些第一外接點(diǎn)，其中該些第二導(dǎo)電凸塊通過所述重布線路層與該些第一內(nèi)接點(diǎn)電性連接。4.根據(jù)權(quán)利要求3所述的多芯片封裝結(jié)構(gòu)，其特征在于，所述第二絕緣層包括第一部分以及第二部分，所述第一部分覆蓋所述重布線路層上并且暴露出部分的所述重布線路層，而所述第二部分為所述阻擋結(jié)構(gòu)的至少其中一部分，且所述第一部分與所述第二部分之間維持間隙。5.根據(jù)權(quán)利要求4所述的多芯片封裝結(jié)構(gòu)，其特征在于，所述第二部分與所述第一導(dǎo)電凸塊之間還具有間隙。6.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，還包括線路板，其中所述線路板與該些第一導(dǎo)電凸塊電性連接，且所述第二芯片、該些第一導(dǎo)電凸塊以及該些第二導(dǎo)電凸塊位于所述線路板與所述第一芯片之間。7.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，各所述第一導(dǎo)電凸塊的高度大于各所述第二導(dǎo)電凸塊的高度。8.根據(jù)權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，所述阻擋結(jié)構(gòu)包括金屬層。9.一種晶圓級芯片封裝制程，其特征在于，包括: 提供晶圓，所述晶圓包括多個(gè)陣列排列的第一芯片以及對應(yīng)于該些第一芯片的多個(gè)阻擋結(jié)構(gòu)，其中各所述第一芯片分別具有芯片接合區(qū)、多個(gè)位于所述芯片接合區(qū)內(nèi)的第一內(nèi)接點(diǎn)以及多個(gè)位于所述芯片接合區(qū)外的第一外接點(diǎn)，其中各所述阻擋結(jié)構(gòu)配置于對應(yīng)的所述第一芯片的所述芯片結(jié)合區(qū)以外的區(qū)域上，且于該些第一內(nèi)接點(diǎn)與該些第一外接點(diǎn)之間，并環(huán)繞該些第一內(nèi)接點(diǎn)； 在該些第一外接點(diǎn)上形成多個(gè)第一導(dǎo)電凸塊； 提供多個(gè)第二芯片，各所述第二芯片分別具有多個(gè)第二接點(diǎn)，且該些第二接點(diǎn)上形成有多個(gè)第二導(dǎo)電凸塊； 將該些第二芯片覆設(shè)于該些芯片接合區(qū)上，以使該些第二導(dǎo)電凸塊位于該些第一內(nèi)接點(diǎn)與該些第二接點(diǎn)之間，且各所述第一內(nèi)接點(diǎn)分別通過對應(yīng)的所述第二導(dǎo)電凸塊而與對應(yīng)的所述第二接點(diǎn)電性連接；以及 在所述第一芯片與所述第二芯片之間形成底填膠，以包覆該些第二導(dǎo)電凸塊。10.根據(jù)權(quán)利要求9所述的晶圓級芯片封裝制程，其特征在于，各所述第一芯片的尺寸大于各所述第二芯片的尺寸。11.根據(jù)權(quán)利要求9所述的晶圓級芯片封裝制程，其特征在于，將該些第二芯片覆設(shè)于該些芯片接合區(qū)之前，在該些第一外接墊上形成該些第一導(dǎo)電凸塊。12.根據(jù)權(quán)利要求9所述的晶圓級芯片封裝制程，其特征在于，在該些第一外接點(diǎn)上形成該些第一導(dǎo)電凸塊之后，將該些第二芯片覆設(shè)于該些芯片接合區(qū)上。13.根據(jù)權(quán)利要求9所述的晶圓級芯片封裝制程，其特征在于，還包括: 使該些第一導(dǎo)電凸塊電性連接至線路板，其中所述第二芯片、該些第一導(dǎo)電凸塊以及該些第二導(dǎo)電凸塊位于所述線路板與所述第一芯片之間。14.根據(jù)權(quán)利要求9所述的晶圓級芯片封裝制程，其特征在于，所述晶圓還包括: 第一絕緣層，配置于該些第一芯片上并且暴露出該些第一內(nèi)接點(diǎn)以及該些第一外接占.V， 重布線路層，配置于所述第一絕緣層上并與該些第一內(nèi)接點(diǎn)電性連接； 第二絕緣層，覆蓋于所述第一絕緣層以及所述重布線路層上以暴露出部分的所述重布線路層以及該些第一外接點(diǎn)，其中該些第二導(dǎo)電凸塊通過所述重布線路層與該些第一內(nèi)接點(diǎn)電性連接。15.根據(jù)權(quán)利要求14所述的晶圓級芯片封裝制程，其特征在于，所述第二絕緣層包括第一部分以及第二部分，所述第一部分覆蓋所述重布線路層上并且暴露出部分的所述重布線路層，而所述第二部分為所述阻擋結(jié)構(gòu)的至少其中一部分，且所述第一部分與所述第二部分之間維持間隙。16.根據(jù)權(quán)利要求9所述的晶圓級芯片封裝制程，其特征在于，各所述第一導(dǎo)電凸塊的高度大于各所述第二導(dǎo)電凸塊的高度。17.根據(jù)權(quán)利要求9所述的晶圓級芯片封裝制程，其特征在于，還包括進(jìn)行回焊作業(yè)，以使該些第二芯片通過該些第二導(dǎo)電凸塊以與該些第一內(nèi)接點(diǎn)電性連接。18.根據(jù)權(quán)利要求9所述的晶圓級芯片封裝制程，其特征在于，還包括進(jìn)行晶圓切割步驟，以使該些第一芯片彼此分離而形成多個(gè)多芯片封裝結(jié)構(gòu)。19.一種晶圓級芯片封裝結(jié)構(gòu)，其特征在于，包括: 晶圓，包括多個(gè)陣列排列的第一芯片以及對應(yīng)于該些第一芯片的多個(gè)阻擋結(jié)構(gòu)，各所述第一芯片具有芯片接合區(qū)、多個(gè)位于所述芯片接合區(qū)內(nèi)的第一內(nèi)接點(diǎn)及多個(gè)位于所述芯片接合區(qū)外的第一外接點(diǎn)，其中各所述阻擋結(jié)構(gòu)配置于對應(yīng)的所述第一芯片的所述芯片結(jié)合區(qū)以外的區(qū)域上，且在該些第一內(nèi)接點(diǎn)與該些第一外接點(diǎn)之間，并環(huán)繞該些第一內(nèi)接占.V， 多個(gè)第一導(dǎo)電凸塊，配置于該些第一外接點(diǎn)上； 多個(gè)第二芯片，覆置于該些芯片接合區(qū)上，且各所述第二芯片具有多個(gè)第二接點(diǎn)； 多個(gè)第二導(dǎo)電凸塊，位于該些第一內(nèi)接點(diǎn)與該些第二接點(diǎn)之間，各所述第一內(nèi)接點(diǎn)分別通過對應(yīng)的所述第二導(dǎo)電凸塊與對應(yīng)的所述第二接點(diǎn)電性連接；以及 底填膠，位于該些第一芯片與該些第二芯片之間以包覆該些第二導(dǎo)電凸塊。20.根據(jù)權(quán)利要求19所述的晶圓級芯片封裝結(jié)構(gòu)，其特征在于，所述第一芯片的尺寸大于所述第二芯片的尺寸。21.根據(jù)權(quán)利要求19所述的晶圓級芯片封裝結(jié)構(gòu)，其特征在于，還包括: 第一絕緣層，配置于所述第一芯片上并且暴露出該些第一內(nèi)接點(diǎn)以及該些第一外接占.V， 重布線路層，配置于該些第一絕緣層上并與該些第一內(nèi)接點(diǎn)電性連接； 第二絕緣層，覆蓋于所述第一絕緣層以及所述重布線路層上以暴露出部分的所述重布線路層以及該些第一外接點(diǎn)，其中該些第二導(dǎo)電凸塊通過所述重布線路層與該些第一內(nèi)接點(diǎn)電性連接。22.根據(jù)權(quán)利要求21所述的晶圓級芯片封裝結(jié)構(gòu)，其特征在于，所述第二絕緣層包括第一部分以及第二部分，所述第一部分覆蓋所述重布線路層上并且暴露出部分的所述重布線路層，而所述第二部分為所述阻擋結(jié)構(gòu)的至少其中一部分，且所述第一部分與所述第二部分之間維持間隙。23.根據(jù)權(quán)利要求22所述的晶圓級芯片封裝結(jié)構(gòu)，其特征在于，所述第二部分與所述第一導(dǎo)電凸塊之間還具有間隙。24.根據(jù)權(quán)利要求19所述的晶圓級芯片封裝結(jié)構(gòu)，其特征在于，各所述第一導(dǎo)電凸塊的高度大于各所述第二導(dǎo)電凸塊的高度。25.根據(jù)權(quán)利要求19所述的晶圓級芯片封裝結(jié)構(gòu)，其特征在于，該些阻擋結(jié)構(gòu)包括金屬層。
【文檔編號】H01L23/48GK106098675SQ201510392347
【公開日】2016年11月9日
【申請日】2015年7月7日
【發(fā)明人】周世文
【申請人】南茂科技股份有限公司, 百慕達(dá)南茂科技股份有限公司