集成電路的制作方法
【專利摘要】本公開涉及一種集成電路，包括：包含第一區(qū)域和第二區(qū)域的襯底；在襯底的第一區(qū)域中的多個拉伸性應變的硅半導體鰭；在襯底的第二區(qū)域中的多個壓縮性應變的硅鍺半導體鰭；在第一區(qū)域中的多個拉伸性應變的硅半導體鰭之上延伸的第一金屬柵極；以及在第二區(qū)域中的多個壓縮性應變的硅鍺半導體鰭之上延伸的第二金屬柵極；其中，多個壓縮性應變的硅鍺半導體鰭包括已經(jīng)被弛豫并且已經(jīng)向其內(nèi)驅(qū)入了鍺的拉伸性應變的硅半導體材料。
【專利說明】
集成電路
技術領域
[0001]本發(fā)明涉及集成電路，并且具體地涉及使用半導體材料鰭制造的場效應晶體管(FET)器件，其中，NFET器件利用拉伸性應變的硅鰭材料，并且PFET器件利用壓縮性應變的硅鍺鰭材料。
【背景技術】
[0002]本領域技術人員認識到，相對于η溝道金屬氧化物半導體(MOS)場效應晶體管(FET)器件，拉伸性應變的硅(Si)材料提供了增大的電子迀移率和提高的性能。然而，許多集成電路設計同樣要求使用P溝道MOSFET器件。這種類型的電路通常被稱為互補金屬氧化物半導體(CMOS)電路。遺憾的是，拉伸性應變的硅材料對而是優(yōu)選壓縮性應變的硅鍺(SiGe)材料以提高空穴迀移率并且提高性能的P溝道MOSFET器件的操作是不利的。拉伸性應變的硅材料與壓縮性應變的硅鍺材料在支持CMOS電路的制造的公共襯底上的集成已被證明是個挑戰(zhàn)。
[0003]現(xiàn)有技術教導了利用鰭式FET型場效應晶體管形成集成電路。鰭式FET晶體管包括溝道區(qū)，該溝道區(qū)被定向為與襯底的表面平行地傳導電流。溝道區(qū)被提供在半導體材料的被稱為“鰭”的細長部分中。晶體管的源極區(qū)和漏極區(qū)形成在溝道區(qū)的任一側(cè)上的細長部分中。柵極被放置為跨坐在溝道區(qū)位置處的細長部分的兩個相對側(cè)之上和上，以提供對晶體管的導電狀態(tài)的控制。該鰭式FET設計非常適合于制造多溝道晶體管，在該多溝道晶體管中多個細長部分被并聯(lián)地形成以限定相鄰的溝道區(qū)，這些溝道區(qū)通過晶體管柵極的以垂直定向在多個細長部分之上的中間柵極部分而彼此分離。
[0004]優(yōu)選以鰭式FET器件制造CMOS電路、η溝道MOSFET器件的半導體材料的細長部分(即，鰭)由拉伸性應變的硅材料制成并且P溝道MOSFET器件的半導體材料的細長部分(即，鰭)由壓縮性應變的硅鍺(SiGe)材料制成。然而，已經(jīng)證明難以實現(xiàn)為了支持壓縮性應變的硅鍺材料的形成而在襯底上獲得拉伸性應變的硅材料的弛豫。換言之，在用于支撐CMOS電路的鰭的襯底上提供拉伸性應變的硅材料與壓縮性應變的硅鍺材料兩者具有挑戰(zhàn)性。
[0005]相應地，本領域中需要一種可以集成拉伸性應變的硅材料與壓縮性應變的硅鍺材料以便形成CMOS鰭式FET器件的制造方法。

【發(fā)明內(nèi)容】

[0006]根據(jù)本公開的一些實施例，提供一種集成電路，包括:包含第一區(qū)域和第二區(qū)域的襯底;在襯底的第一區(qū)域中的多個拉伸性應變的硅半導體鰭;在襯底的第二區(qū)域中的多個壓縮性應變的硅鍺半導體鰭;在第一區(qū)域中的多個拉伸性應變的硅半導體鰭之上延伸的第一金屬柵極；以及在第二區(qū)域中的多個壓縮性應變的硅鍺半導體鰭之上延伸的第二金屬柵極；其中，多個壓縮性應變的硅鍺半導體鰭包括已經(jīng)被弛豫并且已經(jīng)向其內(nèi)驅(qū)入了鍺的拉伸性應變的硅半導體材料。
[0007]可選地，襯底是絕緣體上硅型襯底。
[0008]可選地，拉伸性應變的硅半導體鰭和第一金屬柵極形成多個第一導電類型鰭式FET晶體管；以及壓縮性應變的硅鍺半導體鰭和第二金屬柵極形成多個第二導電類型鰭式FET晶體管。
[0009]可選地，第一導電類型是η型，并且第二導電類型是P型。
【附圖說明】
[0010]為了更好地理解實施例，現(xiàn)在將僅以示例方式參照附圖，在附圖中:
[0011]圖1至圖21Β展示了形成CMOS鰭式FET器件的工藝步驟。
【具體實施方式】
[0012]現(xiàn)在參照圖1至圖21B，圖1至圖21B展示了形成CMOS鰭式FET器件的工藝步驟。將理解的是，附圖不一定示出按比例繪制的特征。
[0013]圖1示出了絕緣體上硅(SOI)半導體襯底10，該絕緣體上硅半導體襯底包括在晶片的堆疊中的半導體襯底12、絕緣層14和拉伸性應變的硅半導體層16。這種襯底在本領域中通常通過首字母縮略詞sSOI來提及，其中，小寫字母“s”指的是術語“應變的(strained)”。拉伸性應變的硅半導體層16根據(jù)應用可以是摻雜的，或者替代性地可以是未摻雜的(在這種情況下，sSOI襯底10是“完全耗盡”型的)。例如，拉伸性應變的半導體層16可以具有30nm-50nm的厚度。絕緣層14在本領域中通常被稱為掩埋氧化物(BOX)層。襯底10包括被預留用于形成多個第一極性(例如，η溝道)的器件(NFET)的區(qū)域18以及被預留用于形成多個第二相反極性(例如，P溝道)的器件(PFET)的區(qū)域20。
[0014]然后，在半導體層16上沉積包括氮化硅(SiN)層34的硬掩模30。例如，可以使用化學氣相沉積(CVD)工藝以例如大約20nm的厚度來沉積氮化硅層34。在圖2中示出了結(jié)果。
[0015]然后使用在本領域已知的光刻工藝來從拉伸性應變的硅半導體層16中限定多個鰭50。對硬掩模30進行圖案化，以在這些鰭50的期望位置處留下掩模材料36。然后，執(zhí)行蝕刻操作(如各向異性干法蝕刻)穿過該掩模以在每個鰭50的每一側(cè)上的層16中開出多個孔52。例如，在sSOI襯底的優(yōu)選實施例中，限定這些鰭50的蝕刻延伸至到達絕緣層14的深度。每個鰭50相應地包括拉伸性應變的硅半導體鰭區(qū)16’和掩模材料36。這些鰭50可以具有6nm-l2nm的寬度和25nm_30nm的間距(具有17nm_22nm的相鄰鰭之間的間隔)。在圖3中示出了用于鰭形成的刻蝕工藝的結(jié)果。
[0016]然后，使用原子層沉積技術進行氧化硅(S12)層60的共形沉積。層60可以具有大約3nm的厚度。參見圖4。然后，執(zhí)行定向刻蝕(如，反應離子蝕刻(RIE))以在每個鰭50的每一側(cè)上限定氧化物側(cè)壁間隔物62。在圖5中示出了結(jié)果。
[0017]然后，使用原子層沉積技術進行氮化硅(SiN)層70的共形沉積。層70可以具有大約3nm的厚度。參見圖6。然后，執(zhí)行定向刻蝕(如，反應離子蝕刻(RIE))以在每個鰭50的每一側(cè)上限定氮化物側(cè)壁間隔物72。在圖7中示出了結(jié)果。
[0018]然后，使用原子層沉積技術進行氧化硅(S12)層80的共形沉積。層80可以具有大約1nm的厚度。參見圖8。在對層80進行沉積之后，晶片經(jīng)受退火(例如，在1050°C的溫度下進行30秒)，以便實現(xiàn)對所沉積的氧化物側(cè)壁間隔物62和氮化物側(cè)壁間隔物72的稠化。在這種情況下，稠化有利地使氧化硅材料變硬，以使得該材料更難以用常規(guī)的蝕刻工藝(如HF、COR或熱磷酸)去除或凹陷。
[0019]然后，以光刻掩模工藝封堵針對形成η溝道器件(NFET)所預留的區(qū)域18，并且開出針對形成P溝道器件(PFET)所預留的區(qū)域20(參考82)。區(qū)域20的此開出包括去除層80和那些氮化物側(cè)壁間隔物72。然后，去除自光刻工藝存在以封堵區(qū)域18的任何抗蝕劑。在圖9中不出了結(jié)果。
[0020]注意，可以至少關于所開出的區(qū)域20進行可選的對氧化硅(S12)層進行共形沉積，以便針對每個鰭50覆蓋并保護掩模材料36。在圖9中未明確示出此層。
[0021 ]接下來，進行對拉伸性應變的氮化硅(SiN)的沉積以填充區(qū)域20。如在本領域中已知的，可以通過適當?shù)剡x擇沉積參數(shù)(溫度、壓力等)來調(diào)節(jié)對氮化硅材料的沉積以提高或者拉伸性或者壓縮性的應力。然后，執(zhí)行化學機械拋光(CMP)操作以對在存在于區(qū)域18中的氧化硅層80的頂部處的拉伸性應變的氮化硅沉積進行平坦化。如在圖10中所示出的，結(jié)果是覆蓋區(qū)域20中的這些鰭50的拉伸性應變的氮化硅塊90。例如，拉伸性應變可以在500Mpa至1.5GPa的范圍內(nèi)。
[0022 ]然后，使用BHF/HF蝕刻去除區(qū)域18中的氧化硅層80。在圖11中示出了結(jié)果。注意，由于去除了區(qū)域18中的層80，拉伸性應變的氮化硅塊90被完全地切斷與區(qū)域18中的這些鰭50的接觸(S卩，塊90并不直接接觸區(qū)域18中的這些鰭50或這些鰭50上的這些側(cè)壁間隔物)。
[0023]然后，襯底晶片經(jīng)受高溫退火(例如，在1200°C的溫度下進行2分鐘)以使區(qū)域20中的應變弛豫。此弛豫由于所施加的溫度以及拉伸性應變的氮化硅塊90與區(qū)域20中的這些鰭50的非常接近而發(fā)生(S卩，材料之間的分離僅僅是通過這些側(cè)壁間隔物62的變薄的厚度進行的)。因此，區(qū)域20中的每個鰭50的拉伸性應變的硅半導體鰭區(qū)16 ’被轉(zhuǎn)換為弛豫的硅半導體鰭區(qū)116。取決于初始應變，區(qū)域16 ’可以具有IGpa-1.5Gpa的應變，而區(qū)域116在弛豫之后可以具有大約10MPa的應變。在圖12中示出了結(jié)果。注意，區(qū)域18中的每個鰭50的拉伸性應變的硅半導體鰭區(qū)16’不是弛豫的(或到弛豫發(fā)生的程度，這種弛豫是最小的(例如，其將保持大于其原始應變的80 %)),因為拉伸性應變的氮化硅塊90沒有對區(qū)域18中的這些鰭50的直接接觸。
[0024]接下來，進行對氧化硅(S12)的沉積以填充區(qū)域18。使用可流動氧化物工藝來進行此沉積。然后，執(zhí)行化學機械拋光(CMP)操作以對在存在于區(qū)域20中的拉伸性應變的氮化硅塊90的頂部處的氧化硅沉積進行平坦化。如在圖13中所示出的，結(jié)果是覆蓋區(qū)域18中的這些鰭50的氧化硅塊92。
[0025]然后，去除拉伸性應變的氮化硅塊90使其不再覆蓋區(qū)域20中的這些鰭50。例如，此去除是使用對氧化硅具有選擇性的熱磷酸蝕刻來完成的。然后，執(zhí)行HF或COR蝕刻工藝以去除氧化硅。此工藝將從區(qū)域20中的這些鰭50中去除全部的側(cè)壁間隔物62和掩模材料36，從而留下那些弛豫的硅半導體鰭區(qū)116，同時去除覆蓋區(qū)域18中的這些鰭50的全部或基本上全部氧化硅塊92。在圖14中示出了結(jié)果。然而，注意，覆蓋區(qū)域18中的這些鰭50的掩模材料36、側(cè)壁間隔物72和側(cè)壁間隔物62保留在位，以在對區(qū)域20中的這些鰭50進行接下來的加工操作期間保護區(qū)域18中的這些鰭50。
[0026]此時關于硅鍺材料在區(qū)域20中的供應提供了兩個選項。在第一個選項中，如在圖15A中所示出的，執(zhí)行外延生長工藝以在那些弛豫的硅半導體鰭區(qū)116上生長外延硅鍺區(qū)120。在第二個選項中，如在圖15B中所示出的，使用非選擇性外延工藝來沉積非晶態(tài)硅鍺層122以覆蓋這些弛豫的硅半導體鰭區(qū)116。雖然非晶態(tài)層122也將覆蓋區(qū)域18中的這些鰭50，注意，掩模材料36、側(cè)壁間隔物72和側(cè)壁間隔物62保持在位以覆蓋這些鰭50。然后，執(zhí)行冷凝工藝以將來自區(qū)120或?qū)?22的鍺驅(qū)入這些弛豫的硅半導體鰭區(qū)116并且產(chǎn)生多個壓縮性應變的硅鍺鰭區(qū)216。例如，該冷凝可以包括氧化工藝，該氧化工藝使用900°C氧化，接著是1000°c N2退火。然后，去除從冷凝工藝中所產(chǎn)生的氧化硅和/或氧化鍺。在圖16中示出了結(jié)果O
[0027]使用熱磷酸清洗、氫氟酸清洗和熱磷酸清洗的序列，去除用于區(qū)域18中的這些鰭50的掩模材料36、側(cè)壁間隔物72和側(cè)壁間隔物62。在圖17中示出了結(jié)果，其中，區(qū)域18包括多個拉伸性應變的硅半導體鰭區(qū)16’，并且區(qū)域20包括多個壓縮性應變的硅鍺鰭區(qū)216。注意，如果所關心的是關于在熱磷酸清洗、氫氟酸清洗和熱磷酸清洗的序列期間這些壓縮性應變的硅鍺鰭區(qū)216的硅鍺材料的消耗，可以首先通過薄氧化硅層(大約5nm)來保護這些壓縮性應變的硅鍺鰭區(qū)216，其中，對氧化硅層進行光刻加工并且將其從區(qū)域18中去除。然后，使用熱磷酸清洗來去除氮化硅掩模和間隔物。然后，使用氫氟酸清洗來去除二氧化硅間隔物和保護層。
[0028]使用常規(guī)的化學氣相沉積(CVD)工藝來沉積犧牲性多晶硅材料240以覆蓋這些拉伸性應變的硅半導體鰭區(qū)16’和這些壓縮性應變的硅鍺鰭區(qū)216。在替代性實現(xiàn)方式中，多晶娃材料240可以而是包括非晶態(tài)娃。可以在沉積多晶娃材料240之前，在這些鑛區(qū)16 ’和216的暴露表面上形成共形氧化物(未明確示出)。如本領域技術人員所理解的那樣，多晶硅材料(具備氧化物)與通常被稱為“假柵極”結(jié)構(gòu)的結(jié)構(gòu)的形成相關聯(lián)。隨后在制造工藝中將后續(xù)去除這些假柵極結(jié)構(gòu)的多晶硅材料，并且以限定用于那些晶體管器件的實際操作的柵極電極的金屬柵極堆疊來對其進行替換(此工藝在本領域中被稱為“替換柵極電極(RMG)”工藝)。從而，不需要對多晶硅材料240進行摻雜。多晶硅材料240的沉積將具有超過這些鰭區(qū)16’和216的高度的高度，從而使得這些鰭將被完全去除。材料240可以具有例如60nm-1OOnm的厚度。使用常規(guī)的化學機械拋光(CMP)技術來使多晶硅材料240沉積的頂表面平坦化以提供平坦頂表面。
[0029]使用化學氣相沉積(CVD)工藝在多晶硅材料240的平坦頂表面上沉積具有20nm-40nm的厚度的硬掩模層242。以本領域技術人員所熟知的方式對層242進行光刻圖案化以在用于那些假柵極結(jié)構(gòu)的多個期望位置處留下掩模材料244。然后，執(zhí)行反應離子蝕刻(RIE)以在假柵極248的任一側(cè)上的多晶硅材料中開出多個孔246。假柵極248的結(jié)構(gòu)可以被認為在溝道區(qū)處跨坐在鰭區(qū)16’和216中的每一個鰭區(qū)之上或者跨坐在多個相鄰鰭區(qū)之上(參見圖 18A)0
[0030]然后，例如，使用本領域中已知的原子層沉積(ALD)技術對氮化硅材料進行共形沉積，并且隨后優(yōu)先在那些水平表面上對其進行蝕刻以在那些多晶硅假柵極248的那些側(cè)壁上留下多個側(cè)壁間隔物250(參見圖18B和圖18C)。
[0031]假柵極結(jié)構(gòu)相應地包括圖案化的多晶硅(或非晶態(tài)硅)假柵極結(jié)構(gòu)248、疊置的氮化硅帽蓋(由掩模材料244形成)以及多個側(cè)壁間隔物250。雖然沒有在圖18B和圖18C中具體示出，還可以根據(jù)已知的柵極翻轉(zhuǎn)(tuck-under)技術而在鰭區(qū)16’和216中的每個鰭區(qū)的端部形成假柵極結(jié)構(gòu)。
[0032]使用外延工藝工具并且從鰭區(qū)16’和216的暴露表面開始，進行對基于硅的半導體材料的外延生長270。外延生長270在這些鰭的頂表面上方延伸至與在這些假柵極結(jié)構(gòu)的任一側(cè)上的這些側(cè)壁間隔物250相鄰的多個區(qū)。如給定應用所需要的，可以對基于硅的外延生長270進行原位摻雜。由于外延生長270，分別在這些假柵極結(jié)構(gòu)的任一側(cè)上形成升高的源極區(qū)272和漏極區(qū)274。在圖19A至圖19B中示出了結(jié)果。例如，外延生長70可以包括針對NFET區(qū)域18內(nèi)的這些鰭區(qū)16’的摻雜有達IXlO2t3至5X102()at/cm3摻雜濃度的磷或砷的硅或碳化硅。例如，外延生長70可以包括針對PFET區(qū)域20內(nèi)的這些鰭區(qū)216的摻雜有達I XlO2t3至5X 102<3at/cm3摻雜濃度的硼的硅鍺。使用本領域中已知的適當?shù)墓饪萄谀９に噥矸謩e地開出區(qū)域18和20以在每個區(qū)內(nèi)容納選擇性外延生長。
[0033]現(xiàn)參照圖20A至圖20B。沉積二氧化硅材料280以覆蓋襯底?？梢允褂贸Ｒ?guī)的化學機械拋光(CMP)技術對材料280進行進一步的加工以提供停止于每個假柵極結(jié)構(gòu)的頂部的平坦頂表面。
[0034]使用選擇性去除工藝(如氫氧化銨蝕刻)，去除這些假柵極248。然后以金屬柵極結(jié)構(gòu)290替換所去除的這些假柵極248。在一個示例中，金屬柵極結(jié)構(gòu)可以包括使用原子層沉積(ALD)工藝以I nm-2nm的厚度沉積的高K電介質(zhì)內(nèi)襯(形成用于晶體管的柵極電介質(zhì))、使用化學氣相沉積工藝沉積的功函數(shù)金屬以及使用化學氣相沉積工藝沉積的接觸金屬填充物。絕緣帽蓋292覆蓋金屬柵極結(jié)構(gòu)290。在圖21A至圖21B中示出了結(jié)果。
[0035]然后，執(zhí)行本領域技術人員所熟知的進一步加工，以產(chǎn)生對柵極(金屬柵極結(jié)構(gòu)290)、源極區(qū)272和漏極區(qū)274的金屬接觸。例如，可以沉積附加的二氧化硅材料，以便完成針對集成電路形成預金屬化電介質(zhì)(PMD)層?？梢允褂贸Ｒ?guī)的化學機械拋光(CMP)技術來對這種材料進行進一步的加工以提供平坦頂表面。然后，使用涂覆工藝在PMD層的平坦頂表面上沉積硬掩模層，例如，有機平坦化層(OPL)。然后，以本領域技術人員所熟知的方式對OPL進行光刻圖案化，以在用于與柵極、源極區(qū)和漏極區(qū)進行電接觸的多個期望位置處形成多個開口。然后，執(zhí)行反應離子蝕刻(RIE)以開出多個孔并且使這些孔完全延伸穿過預金屬化電介質(zhì)(PMD)，以便暴露柵極金屬的頂表面和源極區(qū)與漏極區(qū)的外延生長。然后去除該0PL。然后，以一種或多種金屬材料填充這些孔，以便限定對晶體管的柵極、源極區(qū)和漏極區(qū)中每一項的接觸。如必要，可以使用常規(guī)的化學機械拋光(CMP)技術來去除過多的金屬以便提供平坦頂表面。例如，限定這些接觸的這些金屬材料可以包括使用化學氣相沉積工藝沉積的鎢。該制造工藝與在源極接觸和漏極接觸的底部形成硅化物相兼容。這些用于硅化物化的技術對于本領域技術人員而言是熟知的。例如，硅化物可以包括典型的鎳鉬硅化物、或者替代性地由于針對接觸使用氮化鈦內(nèi)襯而產(chǎn)生的硅化物。
[0036]此時，完成了集成電路的前段制程(FEOL)制造。然后，可以如本領域技術人員所熟知的那樣執(zhí)行進一步的后段制程(BEOL)加工以制造金屬化和互連。
[0037]已經(jīng)通過對本發(fā)明的示例性實施例的完整且信息性的描述的示例性且非限制性示例提供了之前的描述。然而，對于相關領域的技術人員而言，鑒于前面的描述，當結(jié)合附圖和所附權利要求書來閱讀本說明書時，各種修改和適配會變得明顯。然而，對本發(fā)明教導的所有這樣和類似的修改將仍然落入如所附權利要求書所確定的本發(fā)明的范圍之內(nèi)。
【主權項】
1.一種集成電路，其特征在于，包括: 包含第一區(qū)域和第二區(qū)域的襯底； 在所述襯底的所述第一區(qū)域中的多個拉伸性應變的硅半導體鰭； 在所述襯底的所述第二區(qū)域中的多個壓縮性應變的硅鍺半導體鰭； 在所述第一區(qū)域中的所述多個拉伸性應變的硅半導體鰭之上延伸的第一金屬柵極；以及 在所述第二區(qū)域中的所述多個壓縮性應變的硅鍺半導體鰭之上延伸的第二金屬柵極；其中，所述多個壓縮性應變的硅鍺半導體鰭包括已經(jīng)被弛豫并且已經(jīng)向其內(nèi)驅(qū)入了鍺的拉伸性應變的硅半導體材料。2.如權利要求1所述的集成電路，其特征在于，所述襯底是絕緣體上硅型襯底。3.如權利要求1所述的集成電路，其特征在于， 所述拉伸性應變的硅半導體鰭和所述第一金屬柵極形成多個第一導電類型鰭式FET晶體管；以及 所述壓縮性應變的硅鍺半導體鰭和第二金屬柵極形成多個第二導電類型鰭式FET晶體管。4.如權利要求3所述的集成電路，其特征在于，所述第一導電類型是η型，并且所述第二導電類型是P型。
【文檔編號】H01L27/092GK205542780SQ201521130141
【公開日】2016年8月31日
【申請日】2015年12月30日
【發(fā)明人】柳青, P·莫林
【申請人】意法半導體公司