專利名稱：半導體電路設備和數(shù)據(jù)處理系統(tǒng)的制作方法
相關申請的交叉引用本申請要求了于2003年10月27日提交的日本申請JP2003-365430的優(yōu)先權，將該篇申請的內容引入于此以供參考。
背景技術：
本發(fā)明涉及一種具有降壓電路的半導體電路設備，更具體而言，涉及一種具有開關電容器型降壓電路的半導體電路設備，并且還涉及一種具有開關電容器型降壓電路和串聯(lián)穩(wěn)壓器型降壓電路的半導體電路設備，包含例如有效適用于便攜式通信終端設備的微型計算機或片上系統(tǒng)半導體電路設備(系統(tǒng)LSI)的技術。
半導體電路設備的片上降壓電路包括串聯(lián)穩(wěn)壓器型降壓電路。由于串聯(lián)穩(wěn)壓器型降壓電路通過導通晶體管的電阻來降壓，因而越是降低電壓越是會損失更多功率。在功率轉換中比串聯(lián)型電路更有效的設置包含了開關穩(wěn)壓器型降壓電路(專利參考文獻2中的

圖1)。由于開關穩(wěn)壓器型降壓電路需要電感器作為外部器件，因而它必然伴有安裝空間和成本方面的問題。無需電感器但卻在功率轉換率方面較強的降壓電路包括開關電容器型降壓電路(參考文獻2中的圖9)。此外，專利參考文獻1中的圖1舉例說明了這樣一種電路結構，其中開關電容器型降壓電路串聯(lián)連接于串聯(lián)穩(wěn)壓器型降壓電路，并且接收從串聯(lián)穩(wěn)壓器型降壓電路中提供的下降的電壓，并進一步通過開關電容器型降壓電路來降壓。
日本未審專利公報2002-325431號[專利參考文獻2] 日本未審專利公報2002-369552號發(fā)明概述本發(fā)明人研究了將無需電感器但卻在功率轉換率方面較強的開關電容器型降壓電路作為供便攜式設備中使用的LSI等的降壓電路的可能性。經過研究，發(fā)明人發(fā)現(xiàn)這樣一個問題，即開關電容器型降壓電路含有高功率饋電電流(沖擊電流)，特別是在打開電源的時候。為了提高它的功率效率，希望將開關電容器型降壓電路設計成能將開關的通導電阻最小化。然而，在給電容器充電時這將導致高功率饋電電流的流動。特別是在打開電源時，當在完全未充電狀態(tài)下開始對電容器充電，必然伴有高沖擊電流流動的問題。這將引起電源噪聲、電磁干擾(EMI)等等。
本發(fā)明的一個目的是，提供一種能減少伴隨降壓操作的功耗的半導體電路設備。
本發(fā)明的另一個目的是，提供一種在打開電源時能防止或減少伴隨降壓操作的電源噪聲的出現(xiàn)的半導體電路設備。
本發(fā)明的又一個目的是，通過電池供電式數(shù)據(jù)處理系統(tǒng)來幫助減少功耗。
通過結合附圖的說明書中的下列描述，本發(fā)明的上述及其它目的和新穎性特征將變得明顯。
下面，將簡要地描述本申請中公開的本發(fā)明的典型方案。一種半導體電路設備具有降壓單元，用于通過降低外部電源電壓來生成下降電壓，其中所述降壓單元具備開關電容器型降壓電路和串聯(lián)穩(wěn)壓器型降壓電路，并且降壓電路的下降電壓輸出端子相互連接。兩個降壓電路的下降電壓輸出端子的公共連接使兩者的并行驅動、任一個的選擇性驅動或兩個的連續(xù)驅動成為可能。在連續(xù)驅動中，即使在首先驅動串聯(lián)穩(wěn)壓器型降壓電路之后驅動開關電容器型降壓電路以向負載提供下降電壓，開關電容器型降壓電路也將只需要補償因負載而造成的放電，并且能夠將電容器的充電電流的峰值保持很低。當啟動開關電容器型降壓電路的工作時不會出現(xiàn)大的沖擊電流，并且抑制了噪聲的出現(xiàn)。
如果半導體電路設備進一步配備有啟動控制電路，其中當施加外部電源電壓時所述啟動控制電路首先啟動串聯(lián)穩(wěn)壓器型降壓電路的降壓動作，然后啟動開關電容器型降壓電路的降壓動作，那么它就能確保當啟動開關電容器型降壓電路的工作時不出現(xiàn)大的沖擊電流，并且能確保抑制噪聲的出現(xiàn)。
啟動控制電路可以在啟動開關電容器型降壓電路的降壓動作之后停止串聯(lián)穩(wěn)壓器型降壓電路的降壓動作。其中所述開關電容器型降壓電路自身具有充足的電流源電容，這個特征能夠有助于節(jié)省功率。
鑒于不集中于通過轉換開關電容器型降壓電路中的電容器連接而帶來的開關噪聲的(分散)頻譜中的特定頻率這一期望，建議開關電容器型降壓電路能在充/放電周期內將電容器的連接狀態(tài)的轉換定時隨機化。例如，開關電容器型降壓電路可以具有隨機數(shù)發(fā)生電路，用于將轉換定時隨機化，并通過利用已生成的隨機數(shù)來選擇電容器的連接狀態(tài)的轉換定時。簡而言之，通過讓串聯(lián)穩(wěn)壓器型降壓電路控制在施加電源時降壓，能夠降低峰值電流，并且在啟動電源之后，開關電容器型降壓電路將只需要補償因負載而造成的放電。其結果是，能夠將電流的峰值保持很低。通過將開關電容器型降壓電路分成多個電路并且以相差的形式驅動分解后的電路，能夠進一步降低電源電流的峰值。
開關電容器型降壓電路的電容器可以是外部電容器或者片上電容器?？梢酝ㄟ^利用MOS晶體管的柵極絕緣膜或層間絕緣薄膜作為絕緣材料來配置每個片上電容器。
在實現(xiàn)本發(fā)明的具體方式中，半導體電路設備可以配備有用于向半導體集成電路外面提供下降電壓的外部電源端子。這使下降電壓能被用作另一個半導體電路設備的工作功率。這也使開關電容器型降壓電路能讓下降電壓受到考慮到老化問題的變量控制。一種半導體電路設備具有在半導體芯片上形成且用于通過降低外部電源電壓來生成下降電壓的降壓單元，其中所述降壓單元具有開關電容器型降壓電路，將構成所述開關電容器型降壓電路的開關陣列分成離散排列的多個子陣列，每個開關子陣列都分別連接于其自己的開關電容，并且平滑電容公共連接于開關子陣列。平滑電容的共同連接能夠有助于抑制組件數(shù)目的增加。
在實現(xiàn)本發(fā)明的具體方式中，半導體電路設備可以具有降壓控制電路，用于在充/放電周期內由開關陣列來控制轉換平滑電容和開關電容的連接的轉換的定時，并且所述降壓控制電路以所述多個開關子陣列之間的時滯來控制所述多個開關子陣列的轉換定時。這有助于分散由于在開關陣列中用于轉換電容連接的開關而造成的噪聲高頻分量的頻譜。簡而言之，通過將開關電容器型降壓電路的開關陣列分成多個子陣列，并且使之有相差地來驅動它們，能夠降低電源電流的峰值。
此外，降壓控制電路對于每個開關陣列生成相位滯后的時鐘信號，并且根據(jù)每個已生成的時鐘信號來將每個開關陣列的連接轉換定時隨機化。即使從一個開關陣列到另一個開關陣列地進行隨機化，也有助于分散高頻噪聲的頻譜，并且進一步降低了高頻噪聲的峰值。降壓控制電路具有用于將轉換定時隨機化的隨機數(shù)發(fā)生電路，并且通過利用已生成的隨機數(shù)來選擇連接轉換的定時。
在實現(xiàn)本發(fā)明的優(yōu)選方式中，開關陣列排列在半導體芯片的外部連接的電極形成區(qū)域附近。由此能夠縮短與外部電容元件之間的間距，并且能夠使布線電阻和寄生電容的影響降低。用于控制多個開關陣列的開關動作的降壓控制電路被多個開關陣列共同使用，并且與開關陣列相離散地排列。降壓控制電路被共同使用有助于減小降壓單元的尺寸。
在實現(xiàn)本發(fā)明的另一個優(yōu)選方式中，半導體電路設備還具有配備有降壓控制電路的串聯(lián)穩(wěn)壓器型降壓電路，其中開關電容器型降壓電路的下降電壓輸出端子和串聯(lián)穩(wěn)壓器型降壓電路的下降電壓輸出端子共同連接。通過在首先驅動串聯(lián)穩(wěn)壓器型降壓電路之后驅動開關電容器型降壓電路并向負載提供下降電壓，開關電容器型降壓電路只要補償因該負載而造成的放電。其結果是，能夠將用于對電容器進行充電的電流的峰值保持在低水平。當啟動開關電容器型降壓電路的工作時不會出現(xiàn)大的沖擊電流，并且抑制了噪聲的出現(xiàn)。
當施加外部電源電壓時，啟動控制電路首先啟動串聯(lián)穩(wěn)壓器型降壓電路的降壓動作，然后啟動開關電容器型降壓電路的降壓動作。這個啟動控制電路的存在能夠確保當啟動開關電容器型降壓電路的工作時，不會出現(xiàn)大的沖擊電流，并且能夠確保抑制噪聲的出現(xiàn)。所述半導體電路設備用于由電池供電的數(shù)據(jù)處理系統(tǒng)中。EMI能夠得以降低，由此有助于增強移動式通信終端與便攜式通信終端的通信性能。
下面，將簡要地描述本申請中公開的本發(fā)明的多數(shù)典型方案的一些方案所達到的優(yōu)點。
它能夠用來減少伴隨降壓操作的功耗。
在打開電源時它能夠防止或減少伴隨降壓操作的電源噪聲的出現(xiàn)。
它能夠有助于減少電池供電式數(shù)據(jù)處理系統(tǒng)的功耗。
附圖簡要說明圖1是示出在根據(jù)本發(fā)明的半導體集成電路芯片中提供的降壓電路的示例的框圖；圖2A是降壓電路中所含的開關陣列的電路圖；圖2B是示出對圖2A的開關陣列的開關控制定時的時序圖；圖3是示出串聯(lián)型降壓電路的細節(jié)示例的電路圖；圖4是示出電平傳感器的細節(jié)示例的電路圖；圖5是示出開關控制電路的細節(jié)示例的邏輯電路圖；圖6是示出在打開提供給降壓電路的電源時的工作波形示例的時序圖；圖7是示出降壓電路的LSI芯片中的布局示例的布局圖；圖8是示出在其中將安裝降壓電路的半導體集成電路安裝在線路板上的狀態(tài)示例的平面圖；圖9是示出在本發(fā)明的半導體集成電路芯片中提供的降壓電路的第二示例的框圖；圖10是示出圖9的開關控制電路的細節(jié)示例的邏輯電路圖；圖11是示出在本發(fā)明的半導體集成電路芯片中提供的降壓電路的第三示例的框圖；圖12是示出相位隨機數(shù)發(fā)生器電路的邏輯配置結構的示例的邏輯電路圖；圖13是示出圖12的偽隨機數(shù)發(fā)生器電路的邏輯配置結構的示例的邏輯電路圖；圖14是示出圖12的單觸發(fā)脈沖發(fā)生器電路的邏輯配置結構的示例的邏輯電路圖；圖15是示出圖12的可變延遲電路的邏輯配置結構的示例的邏輯電路圖；圖16是示出圖12的時鐘合成器電路的邏輯配置結構的示例的邏輯電路圖；圖17是示出圖12的相位隨機數(shù)發(fā)生器電路的工作波形的時序圖；圖18是示出圖12的可變延遲電路的另一個示例的邏輯電路圖；圖19是示出圖12的可變延遲電路的又一個示例的邏輯電路圖；圖20是示出圖12的偽隨機數(shù)發(fā)生器電路的又一個示例的邏輯電路圖；圖21是示出圖20的偽隨機數(shù)發(fā)生器電路的工作波形的時序圖；圖22是示出圖11的相位隨機數(shù)發(fā)生器電路的另一個示例的邏輯電路圖；圖23A是示出將在具有根據(jù)本發(fā)明的片上降壓電路的半導體集成電路與電容器一起封裝到相同的封裝件中的第一示例的縱剖面圖；圖23B是示出將在具有根據(jù)本發(fā)明的片上降壓電路的半導體集成電路與電容器一起封裝到相同的封裝件中的第二示例的縱剖面圖；圖24A是示出與在芯片上具有根據(jù)本發(fā)明的降壓電路的半導體集成電路一起、在引線端子上安裝和樹脂封接電容器的示例的縱剖面圖；圖24B是圖24A中舉例說明的器件的平面圖；圖25是示出使用具有根據(jù)本發(fā)明的降壓電路的半導體集成電路的蜂窩式電話的邏輯配置結構的示例的框圖；圖26是示出其中降壓比為3∶1的開關陣列的配置結構的電路圖；圖27是示出其中降壓比為3∶2的開關陣列的配置結構的電路圖；圖28等效舉例說明了圖2A的開關電路；
圖29是示出圖25的應用處理器250的細節(jié)示例的框圖；圖30是示出圖10的開關控制電路的工作波形的時序圖；圖31A舉例說明了在當供電電壓升至超過正常電平時通過令基準電壓也隨之上升來進行燒蝕時，在基準電壓與高電壓相匹配的情況下使用的系統(tǒng)；圖31B舉例說明了在通過切換正常工作方式與燒蝕方式之間的基準電壓的電平來進行燒蝕時、在基準電壓與高電壓相匹配的情況下使用的系統(tǒng)；圖32是示出用于實現(xiàn)圖31B中舉例說明的技術的基準電壓發(fā)生電路的示例的電路圖；圖33是示出了圖27中電容連接形式的等效電路圖，其中使用的降壓比為2/3。
優(yōu)選實施例詳述圖1示出了在根據(jù)本發(fā)明的半導體集成電路芯片中提供的降壓電路的示例。在其中所示的降壓電路包括基準電壓發(fā)生電路1、串聯(lián)穩(wěn)壓器型降壓電路(可以簡稱為串聯(lián)穩(wěn)壓器)2、電平傳感器3、開關控制電路4和開關陣列5_1至5_n。電平傳感器3、開關控制電路4和開關陣列5_1至5_n連同外部電容器(未示出)一起構成了開關電容器型降壓電路6。
基準電壓發(fā)生電路1生成穩(wěn)定的基準電壓VREF，而不依賴溫度或供電電壓。例如，它可以由頻帶隙型電路(band gap type circuit)或用于抵充(taking out)MOS晶體管中的閾值電壓差的電路組成。串聯(lián)穩(wěn)壓器2利用晶體管的通導電阻進行降壓而形成了下降電壓VDD。將下降電壓VDD的電平控制成等于基準電壓VREF。
電平傳感器3比較下降電壓VDD與基準電壓，并形成開關電容器型降壓電路的降壓動作停止信號STOPB。開關控制電路4根據(jù)時鐘信號CLK來生成用于控制開關陣列5_1至5_n的多個開關控制信號S。開關陣列5_1至5_n都是用于構成開關電容器的開關電路，它們在連續(xù)改變接收輸入電壓的電容器的連接狀態(tài)時劃分電容。參考標記VDDCPi表示輸入電壓端子，VDDi表示輸出電壓端子，VSSi表示電路的接地端子，而CPi和CMi表示用于外部連接電容器的端子(i＝1至n)。輸出端子VDD1至VDDn在芯片內相連。接地端子VSS1至VSSn也是如此。
開關電容器型降壓電路6的輸出和串聯(lián)穩(wěn)壓器2的輸出共同連接在一起。由此，開關電容器型降壓電路6的輸出端子VDD1至VDDn公共連接于串聯(lián)穩(wěn)壓器2的輸出端子。
圖2A作為舉例示出了開關陣列5_1至5_n的其中一個。開關陣列5_1至5_n具有相同的配置結構，并且在下文中將由開關陣列5_n來表示。這里假定圖1的開關控制信號S是三個開關控制信號SA、SB和SC。圖2A的開關電路使得圖28的開關電容電路可以等效配置。P溝道MOS晶體管MP1相當于圖28的開關SW1，N溝道MOS晶體管MN1相當于圖28的開關SW2，N溝道MOS晶體管MN2相當于圖28的開關SW3，而N溝道MOS晶體管MN3相當于圖28的開關SW4。如圖2B所示，舉例來說，不同時把開關控制信號SB和SC設置為低電平，并且使開關控制信號SA作為開關控制信號SB的反信號。
在圖2A的電路中，圖28的電容器C1(開關電容)連接于端子CM和CP，而電容器C0(平滑電容)外連接在電路的接地端子與輸出端子VDD之間。根據(jù)圖2B的開關控制定時，開關SW1和SW3都被導通，開關SW2和SW4都被斷開，而電容器C0和C1串聯(lián)相連且都通過VCCP充電。接下來，開關SW1和SW3都被斷開，開關SW2和SW4都導通，而電容器C0和C1并聯(lián)相連。如果忽略掉開關的通導電阻，則輸出電壓VDD約為VCCP/2。通過照此轉換兩個電容器CO和C1的連接，來降低輸入電壓VCCP以生成輸出電壓VDD。舉例來說，如果向輸入電壓端子VCCP施加2.8V，則將從輸出電壓端子VDD提供1.4V。
參照圖2A，MOS晶體管的溝道寬度/溝道長度例如是MP1＝3200/0.4，MN1＝2800/0.4，MN2＝2800/0.4，以及MN3＝1200/0.4(微米)。MN1和MN2在尺寸上大于MN3。這是因為，由于柵源電壓小，VCCP-VDD以及襯底偏壓(-VDD)起作用，因而擴大溝道寬度來降低通導電阻。
MOS晶體管MP1、MN1和MN2具有低閾值電壓，而MOS晶體管MN3具有高閾值電壓。MOS晶體管MP1、MN1和MN2的低閾值電壓的原因是要降低通導電阻。MOS晶體管MN3的高閾值電壓的原因是當停止工作時用于減少漏電流。當停止工作時SA處于高電平、SB處于低電平、且SC處于高電平。由此，MOS晶體管MP1和MN2都是導通的，而MOS晶體管MN1和MN3都是截止的。如果MOS晶體管MN3的閾值電壓低的話，那么因為在漏極與源極之間施加VDD，所以亞閾值漏電流可以流動。盡管MOS晶體管MN1的漏源電壓是VCCP-VDD，但是因為施加了襯底偏壓所以有效的閾值電壓高且漏電流小。
在開關陣列5_n中不僅包含用于開關的MOS晶體管MP1、MN1至MN3而且還包含用于驅動它們柵極的反相器INV1至INV3的原因是考慮到要遠離開關陣列5_1至5_n來布置開關控制電路4，降低導線電阻的感應。
圖3示出了串聯(lián)型降壓電路2的詳細電路圖的示例。這個降壓電路2利用差動放大器DFAMP1來比較基準電壓VREF和電壓VDD，并且控制輸出MOS晶體管MP10。輸出MOS晶體管MP10是P溝道型的，并且它的溝道寬度/溝道長度例如為500/0.4(以微米計)。它在尺寸上小于開關陣列的MOS晶體管MP1。目的就是在打開電源時減小電源電流峰值。參考標記VCCA表示輸入電壓端子，它的電壓電平與VCCP相同。參考標記EN2表示串聯(lián)型降壓電路2的使能信號，當EN2處于高電平時啟用所述串聯(lián)型降壓電路，而當EN2處于低電平時使所述串聯(lián)型降壓電路無效。
圖4示出了電平傳感器3的詳細電路圖的示例。差動放大器DFAMP2比較電壓VDD和基準電壓VREF，并且生成停止信號STOPB。當電壓VDD低于基準電壓VREF時，STOPB處于高電平，而當電壓VDD高于基準電壓VREF時，STOPB處于低電平。參考標記EN1表示開關電容器型降壓電路的使能信號，當EN1處于高電平時啟用所述開關電容器型降壓電路，而當EN1處于低電平時使所述開關電容器型降壓電路無效。當EN1處于低電平時，不管電壓VDD如何，STOPB都處于低電平。
圖5示出了圖1的開關控制電路4的詳細邏輯電路圖的示例。它具有用于根據(jù)時鐘CLK來生成內部時鐘ICLK的電路41，還具有用于根據(jù)內部時鐘ICLK來生成開關控制信號SA、SB和SC的電路42。參考標記INV表示反相器，NAND表示與非門，AND表示與門，NOR表示或非門，而D1表示延遲電路。參考標記CLK表示時鐘輸入端子，STOPB表示停止信號，而FRUN表示用于測試用的自流信號。
在正常操作期間，F(xiàn)RUN處于低電平。如果此時STOPB處于高電平，那么內部時鐘ICLK就將遵循時鐘CLK。如果STOPB處于低電平，那么內部時鐘ICLK就將被設置為低電平。即使當內部時鐘ICLK處于高電平時停止信號STOPB從高電平轉換為低電平，內部時鐘ICLK也不會立刻降為低電平，而是當時鐘CLK下一次降為低電平時內部時鐘ICLK才會降為低電平。
如果FRUN處于高電平，那么不管停止信號STOPB如何，內部時鐘ICLK都將遵循時鐘CLK。提供延遲電路D1以防止讓直通電流在圖2中的信號SB和SC同時降至低電平時而流動。
圖6示出了在打開到圖1的降壓電路的電源時的工作波形的示例。從時間t0到t1，啟動電源VCCP。由于串聯(lián)型降壓電路的使能信號EN2等于VCCP，因而串聯(lián)型降壓電路2工作。這激勵了VDD。由于此時EN1處于低電平，因而開關電容器型降壓電路6尚未工作。從時間t2向前開始輸入時鐘，并且當在時間t3處EN1升為高電平時，開關電容器型降壓電路6開始工作。另外，時鐘輸入與EN1之間的時序還也是相反的。
參考標記ICCP表示流到電源VCCP的電流。盡管大電流從t0流到t3以便激勵VDD，但是如波形60所示的那樣電流波形并不陡，因為唯一的工作元件就是串聯(lián)型降壓電路2。這是因為電流流過了具有高通導電阻的MOS晶體管(圖3中的MP10)。由于當開關電容器型降壓電路6開始工作時其通導電阻低的開關MOS晶體管被導通，所述電流波形變得尖銳，如波形61所示。由于在此時已經激勵了VDD，因而只需要提供足夠的電流來補償因負載而造成的放電，并且它的峰值是低的。簡而言之，即使在向所述負載提供下降電壓之后通過更早地驅動串聯(lián)穩(wěn)壓器2來驅動開關電容器型降壓電路6，僅為因負載造成的放電也需要補償開關電容器型降壓電路6，給電容器充電的電流將只具有低峰值。當開關電容器型降壓電路6開始工作時不會出現(xiàn)大的沖擊電流，并且能夠防止或減少噪聲的出現(xiàn)。
相反，在啟動電源之后，可以通過把EN2設置為低電平來停止串聯(lián)型降壓電路2的工作?；蛘?，可以根據(jù)工作模式來啟動或停止串聯(lián)型降壓電路2的工作。例如，在必然伴有相對高的電流消耗的工作模式下，串聯(lián)型降壓電路2和開關電容器型降壓電路6兩者都可以被操作以增加電流源電容，而在必然伴有相對低的電流消耗的工作模式下，只能操作開關電容器型降壓電路6來提高功率轉換率。
圖7示出了圖1的降壓電路的LSI芯片中的布局示例。參考標記10表示半導體集成電路(LSI芯片)的芯片，而參考標記11表示焊盤。具體來講，參考標記VCCP1至VCCP4表示用于輸入電壓VCCP的焊盤，VDD1至VDD4表示用于輸出電壓VDD的焊盤，而VSS1至VSS4表示用于接地用的焊盤。參考標記CP1至CP4以及CM1至CM4表示用于電容器的外部連接的焊盤。由12表示的LSI芯片10中的區(qū)域是核心電路部分，其中排列了半導體集成電路的主要部件。由13表示的區(qū)域是I/O區(qū)域，其中主要安置了輸入/輸出電路。
排列在核心電路部分12中的電路區(qū)域14容納基準電壓發(fā)生電路1、串聯(lián)型降壓電路2、電平傳感器3和開關控制電路4。這個電路區(qū)域14被提供了電源VCCA作為工作功率。即使電壓電平是相同的，也最好讓用于向電路區(qū)域14饋送工作功率VCCA電源焊點與開關陣列的電源焊點VCCP1至VCCP4分離開，以便防止電源噪聲。此外，最好也讓接地電壓導線與核心電路部分12中的數(shù)字電路分離開。
參考標記15_1、15_2、15_3和15_4表示這樣的區(qū)域，在其中把用于防止靜電破壞的開關陣列和保護元件排列在I/O區(qū)域13中。
盡管未示出，但是從電路區(qū)域14到電路區(qū)域15_1、15_2、15_3以及15_4都排列有用于開關控制信號SA、SB和SC的導線。對于作為核心電路部分12的工作功率的電源電壓VDD來說，在LSI芯片10之內排列網(wǎng)狀布線(meshed wiring)。
由于其中排列有開關陣列的區(qū)域15_1至15_4是設置在靠近焊盤11的I/O區(qū)域中，因此能夠將因布線而帶來的寄生電容和寄生電阻減到最小。此外，由于基準電壓發(fā)生電路1和電平傳感器3的電源VCCA以及開關陣列的電源VCCP是彼此分離的，因此能夠防止因開關操作而造成的電源噪聲不利地影響基準電壓發(fā)生電路1和電平傳感器3。
圖8示出了如下狀態(tài)的示例，其中安裝有圖1中的降壓電路的半導體集成電路被安裝在接線板上。參考標記20表示接線板(板)，而21表示其中封接有圖7的LSI芯片的半導體集成電路的封裝件(LSI封裝件)。標記22表示半導體集成電路的外部端子，而23_0表示諸如片狀電容器之類的電容器，所述電容器的靜電容例如假定是1μF，與圖28的電容C0匹配。標記23_1至23_4表示諸如片狀電容器之類的電容器，所述電容器的靜電容例如假定是0.1μF，相當于圖28的電容C1。標記24表示電源VCC的板上導線25，25表示接地電位VSS的板上導線，而26表示下降電壓VDD的板上導線。
在LSI芯片上，所述開關電容器型降壓電路6具備四組圖1中的電路結構，并且安裝了四個電容器23_1至23_4以與它們匹配。只安裝了一個平滑電容器23_0，以供四組電路共用。這種共用的設置有助于降低成本和減小安裝區(qū)域。優(yōu)選盡量可行地把將要安裝的電容器23_1至23_4安裝到接近于端子的位置，以便降低寄生電容和寄生電阻。
圖9示出了在關于本發(fā)明的半導體集成電路芯片中提供的降壓電路的第二示例。其中所示的降壓電路的開關控制電路7不同于圖1的電路。由此，與圖1的不同就在于利用相位彼此不同的控制信號S1至S4來驅動多個開關陣列5_1至5_4(在這本例中是四個)。如圖10所示，控制信號S1實際上是由三個信號S1A、S1B和S1C組成的。信號S2至S4也是如此。這使得電源電流的峰值將被降低。由于多個開關陣列5_1至5_4的轉換的定時都是以這種方式具有時滯地控制的，因而有助于減小因轉換開關陣列5_1至5_4中的電容連接而造成的高頻噪聲。換言之，把開關電容器型降壓電路的開關陣列分成多個子陣列，以及利用相位滯后來驅動分解后的子陣列都會降低電源電流的峰值。
圖10示出了圖9的開關控制電路7的詳細電路的示例。電路41_1至41_4與圖5中的電路41相同，并且根據(jù)各自匹配的時鐘CLKi來生成內部時鐘ICLKi(i＝1至4)。電路42_1至42_4與圖5中的電路42相同，并且根據(jù)各自匹配的內部時鐘ICLKi來生成開關控制信號SiA、SiB和SiC(i＝1至4)。由71表示的電路是分頻電路，該分頻電路劃分時鐘CLK的頻率以生成時鐘CLK1至CLK4。參考標記FF1和FF2表示在時鐘輸入(CK)的前沿工作的D觸發(fā)器。參考標記CLK1、CLK2、CLK3和CLK4表示其周期為時鐘CLK兩倍，且相位上從一個到下一個按90度滯后的時鐘。在圖30中示出了由此形成的時鐘CLK1至CLK4的波形的示例。
參照圖30，CLK1在CLK的前沿處變化。CLK2在CLK的后沿處變化。CLK3認定為CLK1的反信號。CLK4認定為CLK2的反信號。在初始狀態(tài)下，信號STOPB處于低電平，而ICLK1至ICLK4都設置為低電平。當信號STOPB在時間t1處升至高電平時，根據(jù)時鐘CLK1生成時鐘ICLK1，根據(jù)時鐘CLK2生成時鐘ICLK2，根據(jù)時鐘CLK3生成時鐘ICLK3，且根據(jù)時鐘CLK4生成時鐘ICLK4。即使信號STOPB在時間t2處降至低電平，已經處于高電平的時鐘ICLK1也不會立刻降至低電平，而是只有當時鐘CLK1下一次降至低電平時時鐘ICLK1才降至低電平。時鐘ICLK2的情況也是一樣的。時鐘ICLK3和時鐘ICLK4由于它們在時間t2處都處于低電平，因此都像那樣仍保持在低電平。
圖11示出了在關于本發(fā)明的半導體集成電路芯片中提供的降壓電路的第三示例。與圖9中所示電路的不同之處在于添加了相位隨機發(fā)生器電路8。相位隨機發(fā)生器電路8通過隨機地移位時鐘CLK的升降時間來生成時鐘RCLK，并且使之成為開關控制電路7的輸入。這提供了可以分散噪聲的高頻分量的頻譜的優(yōu)點。因為它用來分散干擾波的頻譜，所以能夠特別有效地應用于諸如蜂窩式電話之類的便攜式無線設備。
圖12示出了相位隨機發(fā)生器電路8的邏輯配置結構的示例。參考標記80表示偽隨機數(shù)發(fā)生器電路，81表示單觸發(fā)脈沖發(fā)生器電路，而82_1至82_4表示閂鎖電路。由于將要鎖存的信號R和F每一個都具有多位，因而實際上每個閂鎖電路82_1至82_4都由多個閂鎖器組成。標記83_1至83_4表示可變延遲電路。利用控制信號R1、R2、F2、R3、R4和F4來確定延遲時間。標記84表示時鐘合成器電路。
R和F都是偽隨機數(shù)。實際上每一個都是由多位(例如，五位)組成。假定F是比R早半個周期的信號。
參考標記P1表示在時鐘CLK的每個奇數(shù)周期的前沿處升至高電平且在那里停留指定持續(xù)時間的單觸發(fā)脈沖。標記P2表示在時鐘CLK的每個奇數(shù)周期的后沿處升至高電平且在那里停留指定持續(xù)時間的單觸發(fā)脈沖。標記P3表示在時鐘CLK的每個偶數(shù)周期的前沿處升至高電平且在那里停留指定持續(xù)時間的單觸發(fā)脈沖。標記P4表示在時鐘CLK的每個偶數(shù)周期的后沿處升至高電平且在那里停留指定持續(xù)時間的單觸發(fā)脈沖。標記P1D、P2D、P3D和P4D分別表示因可變延遲電路延遲P1、P2、P3和P4而產生的信號。
具有圖12的配置結構的相位隨機發(fā)生器電路8能夠利用單觸發(fā)脈沖發(fā)生器電路81抵充(taking out)前/后沿并讓每個沿經過可變延遲電路83_1至83_4，來控制時鐘CLK的每個周期的前/后沿的延遲量。簡而言之，P1和P3與時鐘CLK的前沿同步地經受脈沖變化；P2和P4與時鐘CLK的后沿同步地經過脈沖變化；閂鎖器82_1至82_4響應于匹配P1至P4的信號的脈沖變化來鎖存隨機數(shù)R和F；可變延遲電路83_1至83_4根據(jù)隨機數(shù)R和F來延遲匹配P1至P4的信號的脈沖變化，并且提供延遲后的脈沖作為PD1至PD4；并且時鐘合成器電路84與PD1和PD3的脈沖變化同步地將時鐘RCLK變化為高電平，并與PD2和PD4的脈沖變化同步地將時鐘RCLK變化為低電平。這導致時鐘RCLK相對于時鐘CLK的隨機化。
圖13示出了圖12的偽隨機數(shù)發(fā)生器電路80的邏輯配置結構的示例。參考標記FF10至FF18表示在時鐘輸入(CK)的前沿工作的D觸發(fā)器。標記L4至L8表示閂鎖器，當使能輸入(E)處于高電平時所述閂鎖器允許通過，而當它處于低電平時執(zhí)行鎖存。參考標記EOR表示異或門，而RST表示復位信號。通過將復位信號RST升至高電平，將D觸發(fā)器FF10的輸出設置為高電平，將D觸發(fā)器FF11至FF18的輸出設置為低電平，且將閂鎖器L4至L8的輸出設置為低電平。包括D觸發(fā)器FF11至FF18和EOR的所述邏輯配置結構是偽隨機數(shù)發(fā)生器電路的普通配置結構。閂鎖器L4至L8比與D觸發(fā)器FF14至FF18相同的輸入提前時鐘CLK的半個周期進行鎖存。
R[4]至R[8]是偽隨機數(shù)輸出。在九個觸發(fā)器的輸出端，生成29-1＝511個周期的偽隨機數(shù)。使用所述九位當中的五位R[4]至R[8]作為偽隨機數(shù)。假定F[4]至F[8]每個都是都比R[4]至R[8]早半個周期的信號。
圖14示出了圖12的單觸發(fā)脈沖發(fā)生器電路81的邏輯配置結構的示例。參考標記FF21和FF22表示在時鐘輸入(CK)的前沿處工作的D觸發(fā)器。標記D21和D22表示延遲電路。標記P1、P2、P3和P4表示輸出信號。標記P1表示時鐘CLK的奇數(shù)周期的前沿，P2表示時鐘CLK的奇數(shù)周期的后沿，P3表示時鐘CLK的偶數(shù)周期的前沿，而P4表示時鐘CLK偶數(shù)周期的后沿，它們中的每一個都在指定長的持續(xù)時間(延遲時間D21或D22)內停留在高電平。
圖15示出了圖12的可變延遲電路83_2的邏輯配置結構的示例。其它可變延遲電路83_1、83_3和83_4都具有相同的配置結構。參考標記A表示加法電路，D3_1至D3_m表示單位延遲電路，S1表示選擇器，而R2和F2表示多位中每一位的控制信號。在通過讓輸入信號P2經過m個單位延遲電路D3_1至D3_m而獲得的信號當中，提供由選擇器S1選擇的第(R+F)個信號為輸出P2D。所述延遲時間為td(R+F)，其中td表示單位延遲電路的延遲時間。
通過加法電路A來生成提供給選擇器S1的第(R+F)個控制信號。P2和P4定義時鐘RCLK的后沿，為了不使后沿在比P1和P3定義的前沿早的時刻出現(xiàn)，P2D(P4D)將R2和F2的總和(實際上是平均值)、在R2之前的半周期的數(shù)值用作P2(P4)的選擇器S1的控制信號。P1和P3無需這樣的考慮，因為它們定義時鐘RCLK的前沿，并且加法電路A將R1+R1(R3+R3)的值用作選擇器S1的控制信號。簡而言之，由于兩組控制信號是相同信號，僅僅一位移位對于可變延遲電路83_1和83_3就是足夠的了，而不需要加法電路A。
圖16示出了圖12的時鐘合成器電路84的邏輯配置結構的示例。參考標記S2表示選擇器，而RNDM表示相位隨機化使能信號。當RNDM處于高電平時，輸出RCLK在P1D上升到高電平時升至高電平，在P2D上升到高電平時降至低電平，在P3D上升到高電平時升至高電平，而在P4D上升到高電平時降至低電平。當RNDM處于低電平時，輸入時鐘CLK實際上變?yōu)檩敵鰰r鐘RCLK。也就是說，不發(fā)生相位隨機化。
圖17示出了圖12的相位隨機發(fā)生器電路8的工作波形。在時鐘CLK的每個前沿(t1、t3、t5...)處，生成新的偽隨機數(shù)R(r1、r2、r3...)。偽隨機數(shù)F比CLK的后沿更早變化。
單觸發(fā)脈沖P1從CLK的每個奇數(shù)周期的前沿(t1、t5...)開始停留在高電平，P2從CLK的每個奇數(shù)周期的后沿(t2、t6...)開始停留在高電平，P3從CLK的每個偶數(shù)周期的前沿(t3、t7...)開始停留在高電平，而P4從CLK的每個偶數(shù)周期的后沿(t4、t8...)開始停留在高電平，它們中的每一個都要停留指定長度的持續(xù)時間。
當P1升至高電平時，閂鎖電路82_1的輸出R1發(fā)生變化。由此，它在時間t1處變?yōu)閞1，在t5處變?yōu)閞3，依此類推。當P2升至高電平時，閂鎖電路82_2的每個輸出R2和F2都發(fā)生變化。由此，它們分別在時間t2變?yōu)閞1和r2，在時間t6變?yōu)閞3和r4，依此類推。當P3升至高電平時閂鎖電路82_3的輸出R3發(fā)生變化。由此，它在時間t3變?yōu)閞2，在時間t7處變?yōu)閞4，依此類推。當P4升至高電平時，閂鎖電路82_4的每個輸出R4和F4都發(fā)生變化。由此，它們分別在t4時刻變?yōu)閞2和r3，在t8時刻變?yōu)閞4和r5，依此類推。
可變延遲電路83_1的輸出P1D變?yōu)橛捎赑1延遲td(2·R1)而導致的脈沖?？勺冄舆t電路83_2的輸出P2D變?yōu)橛捎赑2延遲td(R2+F2)而導致的脈沖?？勺冄舆t電路83_3的輸出P3D變?yōu)橛捎赑3延遲td(2·R3)而導致的脈沖。可變延遲電路83_4的輸出P4D變?yōu)橛捎赑2延遲td(R4+F4)而導致的脈沖。
在P1D上升到高電平時輸出RCLK升至高電平，在P2D上升到高電平時降至低電平，在P3D上升到高電平時升至高電平，而在P4D上升到高電平時降至低電平。因此，在CLK的t1時刻的前沿延遲td(2·r1)，在t2時刻的后沿延遲td(r1+r2)，在t3時刻的前沿延遲td(2·r2)，而在t4時刻的后沿延遲td(t2+t3)。
相位隨機發(fā)生器電路8使指定后沿的延遲時間為在其前后與其直接相鄰的前沿的延遲時間的平均值。因此，即使把最大延遲時間設置得相當長，也將既不會損失RCLK的高電平周期也不會損失RCLK的低電平周期。理論上，可以將最大延遲時間設置成等于CLK的周期。
圖18示出了圖12的可變延遲電路83_2(83_1、83_3或83_4)的另一個示例。在圖18中，參考標記D4表示延遲電路，而90_1表示單位可變延遲電路。這個電路具有兩個單位延遲電路D5_1和D5_2。當控制信號R2[4]和F2[4]兩者都處于低電平時，在不經過所述單位延遲電路的情況下提供輸入信號P2D0。當R2[4]和F2[4]中的任一個處于高電平時，僅僅經過D5_1提供輸入信號，或者當R2[4]和F2[4]兩者都處于高電平時，經過D5_1和D5_2兩者提供輸入信號。參考標記90_2、90_3、90_4和90_5也表示具有類似于90_1的電路結構的單位可變延遲電路。照此，依據(jù)每個都匹配五位的兩位R2和F2的組合，從三種延遲時間中選擇一種，結果可以選擇32種不同延遲時間中的一個以生成P2的P2D，所述組合可以是以下三組中之一，(高電平與高電平)、(高電平與低電平)以及(低電平與低電平)。將每個單位延遲電路的延遲時間都設置為90_1或90_2的延遲時間的兩倍、90_3的延遲時間的四倍、90_4的延遲時間的八倍、以及90_5的延遲時間的16倍。
忽略邏輯門的延遲時間從輸入P2到輸出P2D的延遲時間可以用td{(R2[4]+F2[4])+2(R2[5]+F2[5])+4(R2[6]+F2[6])+8(R2[7]+F2[7])+16(R2[8]+F2[8])}+td4來表示，其中td是單位延遲電路D5_1或D5_2的延遲時間，而td4是延遲電路D4的延遲時間。
延遲電路D4的任務是在完成根據(jù)控制信號R[4]至R[8]和F[4]至F[8]設置延遲時間之后讓輸入脈沖P2經過單位可變延遲電路。
圖18的電路結構具有比圖15的電路尺寸更小的優(yōu)點，因為它不需要加法電路A。
圖19示出了圖12的可變延遲電路83_2(83_1、83_3或83_4)的又一個示例。參考標記A表示加法電路，S3表示選擇器，而91_1和91_2表示可變延遲電路。盡管這是由串聯(lián)排列的多個單位延遲電路組成的電路，但是通過改變偏壓Vbias能夠控制每個單位延遲電路的延遲時間。參考標記92表示充電泵電路，所述充電泵電路根據(jù)向上信號UP和向下信號DOWN的指令來升高或降低Vbias。參考標記93表示相位比較器電路，該相位比較器電路比較P2的相位與信號P2F的相位，所述信號P2F是由P2通過可變延遲電路91_1和92_2而產生的。如果P2F落后于P2，則這個電路就通過提供信號UP來升高Vbias，并且縮短可變延遲電路91_1和92_2的延遲時間。如果P2F超前于P2，則它就將通過提供信號DOWN來降低Vbias，并且延長可變延遲電路91_1和92_2的延遲時間。
可變延遲電路91_1和91_2、充電泵電路92和相位比較器電路93都能夠按類似于在(例如)模擬延遲鎖定環(huán)路(DLL)電路內使用的電路結構來實現(xiàn)。
除了能夠利用Vbias來控制延遲時間之外，圖19的電路的工作原理類似于圖15的電路的工作原理。圖19的電路結構的優(yōu)點在于即使時鐘CLK的周期、電壓或溫度變化或者存在任何過程波動，也能夠將從輸入P2到輸出P2D的延遲時間的最大長度設置成等于CLK的周期。如果P2的相位和P2D的相位相等，則91_1和92_2的總延遲時間就將是CLK的周期的兩倍長。因此，從P2到P2D的延遲時間的最大長度，也就是說91_1的延遲時間等于CLK的周期。
由于可變延遲電路91_2、充電泵電路92和相位比較器電路93都是為測量時鐘CLK的周期而提供的電路，因此圖12的四個可變延遲電路83_1至83_4能夠共同用于這一目的。然后，可以將生成的偏壓Vbias分配給可變延遲電路83_1至83_4。
圖20示出了圖12的偽隨機數(shù)發(fā)生器電路80的再一個示例。參考標記85表示偽隨機數(shù)發(fā)生器電路，它能夠利用與圖13的電路相類似的電路來實現(xiàn)。然而，不必提供F[4]至F[8]，由此不需要L4至L8。參考標記M表示乘法電路，而86_1和86_2表示閂鎖電路。標記D3_1至D3_m表示單位延遲電路，它們與圖15的D3_1至D3_m相同。標記87表示相位比較器電路，該相位比較器電路將由D3_1至D3_m延遲脈沖P1而產生的信號的相位與P3的相位進行比較。標記88表示編碼器，它對相位比較器電路的輸出進行編碼，并且提供編碼后的輸出作為代碼Code。代碼Code實際上由多位組成。
當P3與由Ps經過單位延遲電路K次而產生的信號同相時，Code等于k。這實質上是因為在P1與P3之間存在一個時鐘周期的滯后。將Code＝k乘以偽隨機數(shù)PR且只取出其更有意義的位就得到Mul。Mul是其值永不大于k的偽隨機數(shù)。通過對其鎖存而產生的信號R和F被輸出。
像圖19的電路一樣，即使時鐘CLK的周期、電壓或溫度發(fā)生變化或者如果存在任何過程波動，如圖20所示的配置的電路也都允許將延遲時間的最大長度設置成等于CLK的周期。原因就是Code＝k意味著P1與P3之間的相位差(也就是CLK的周期)等于k個單位延遲電路，而這又意味著圖12的可變延遲電路83_1至83_4的延遲時間的最大長度是單位延遲時間的k倍，即CLK的周期的k倍。
圖21示出了圖20的偽隨機數(shù)發(fā)生器電路80的工作波形。電路85在時鐘CLK的每個前沿(t1、t3、t5...)處生成新的偽隨機數(shù)PR(r1、r2、r3...)。在另一方面，每當脈沖P3升高到高電平時編碼器的輸出Code就變化(c1、c2...)。乘法電路的輸出Mul在t1、t3、t5...時刻發(fā)生變化；輸出F是通過在CLK的后沿(t2、t4、t6...)處鎖存這個輸出而產生的，而輸出R是通過進一步在CLK的前沿(t3、t5、t7...)處鎖存輸出F而產生的。
圖20的偽隨機數(shù)發(fā)生器電路80具有迅速響應時鐘CLK的周期、電壓或溫度上的變化的優(yōu)點。原因就是表示時鐘CLK周期的信號Code在每隔一個周期更新。
圖22示出了圖11的相位隨機發(fā)生器電路8的另一個示例。這個示例的特征是沒有時鐘輸入，而是通過內部自振蕩來生成時鐘。由此，由m個單位延遲電路D3_1至D3_m和與非門NAND組成的環(huán)形振蕩器生成時鐘。通過利用選擇器S1隨機地選擇m個輸出中的一個，來對時鐘的相位進行隨機化。參考標記EN表示使能信號，而自振蕩是通過把這一信號升高到高電平來實現(xiàn)的。
圖23A和圖23B示出了把在芯片上具有根據(jù)本發(fā)明的降壓電路的半導體集成電路與電容器一起封接到同一個封裝件中的示例。在圖7或圖8中，具有準確或大致相應的配件的電路元件分別指定相同的參考標記。在圖23a中所示的結構中，LSI芯片10和電容器23彼此靠近排列，并通過焊線103而彼此連接。在圖23B中所示的結構中，電容器23安裝在焊盤105上，所述焊盤是提供于LSI芯片10上的，且在中間帶有焊球106。參考標記23涵蓋了圖8的所有電容器23_0至23_4。標記100表示接線板，例如多層接線板，而101表示模制樹脂。通過利用在這幅圖中舉例說明的封接結構，消除了在板20上安裝電容器的需要，并由此能夠縮小板20的安裝區(qū)域。將要封接到封裝件中的電容器23不必是所有的電容器23_0至23_4。例如，僅僅電容器23_1至23_4就將足夠了。
圖24A和圖24B示出了在引線端子上安裝電容器的示例。圖24A示出了縱剖面圖，而圖24B示出了平面圖。在此，假定降壓電路具有兩個開關陣列5_1和5_2。參考標記23_1和23_2表示將要連接于圖7中所示的焊盤CPi和CMi的電容器。標記107表示絕緣帶，而110表示導線。這個結構也可以幫助縮小板20上的安裝區(qū)域。在使用圖24A和圖24B的結構的情況中，外部連接電容器的焊盤CPi和CMi優(yōu)選為彼此靠近。它們的相鄰布局不僅將便于安裝，而且還能幫助降低寄生電感。
開關電容器型降壓電路的電容器并非絕對必須是位于LSI芯片10之外的電容器23(23_1和23_2)。盡管未具體示出，但它們可以是LSI芯片10的片上電容器。每個所述片上電容器都可以由MOS電容或使用多晶硅或類似的用于電極的材料的電容組成，所述MOS電容的一個電容電極由MOS晶體管的門電極組成，而另外一個由公用源漏極組成。
圖25示出了使用具有根據(jù)本發(fā)明的降壓電路的半導體集成電路的蜂窩式電話的邏輯配置結構的示例。降壓電路241和251都安裝在應用處理器250和基帶單元240上。參考標記200表示天線，210表示發(fā)送/接收轉接電路，220表示用于傳輸?shù)姆糯笃?高功率放大器)，230表示射頻單元，240表示基帶單元，而250表示應用處理器。標記241表示內置于基帶單元240中的降壓電路，而251表示內置于應用處理器250中的降壓電路。標記260表示液晶顯示器單元，270表示鋰電池，而280表示電源IC。例如，電源IC 280配置有串聯(lián)型降壓電路。標記290表示DC/DC轉換器，300表示時鐘發(fā)生器，而310和320表示存儲器，例如閃速存儲器和SRAM。
將由時鐘發(fā)生器300生成的系統(tǒng)時鐘SCLK作為系統(tǒng)時鐘提供給射頻單元230、基帶單元240和應用處理器250。安裝在應用處理器250上的降壓電路251通過利用這一系統(tǒng)時鐘來操作開關電容器型降壓電路。由此，降壓電路251按照與基帶單元和應用過程相同的頻率來進行工作。這使得通過操作降壓電路251而產生的噪聲具有與由基帶單元和應用處理器產生的噪聲相同的頻率，并且由此并不特別需要如圖11所示的對時鐘相位的隨機化。
當所述應用處理器不工作時，時鐘SCLK的供應也會中止。這阻止了開關電容器型降壓電路進行工作，但是并聯(lián)連接的串聯(lián)型降壓電路使輸出電壓能被保持。安裝在基帶單元上的降壓電路241的情況也是一樣的。
下面將解釋從電池270到降壓電路251的輸出的功率轉換率的計算示例以及電池的使用壽命。首先，作出下列假設鋰電池270的輸出＝3.7V，鋰電池的容量＝600mAh，電源IC 280的輸出＝2.8V，降壓電路251的輸出＝1.0V，應用處理器的電流消耗＝200mA，而其它LSI都處于備用狀態(tài)(電流消耗接近于0)。
如果在不應用本發(fā)明而單獨使用串聯(lián)型降壓電路，那么功率轉換率將為1.0/3.7＝27％，電池的輸出電流將為200mA，而電池的壽命將為3小時。
如果使用本發(fā)明(假定開關電容器型電路的效率是90％)，那么功率轉換率將為1.0/3.7×2×90％＝49％，電池的輸出電流將為200/2/90％＝111mA，而電池的壽命將為5.4小時。通過使用本發(fā)明，能夠將電池的壽命延長1.8倍。
在圖2A的示例中，降壓比約為2∶1。作為其它的示例，在圖26中示出了其中降壓比為3∶1的一個開關陣列的電路圖，而在圖27中示出了其中降壓比為3∶2的另一個開關陣列的電路圖。參考標記CP11、CM11、CP12和CM12表示用于外接電容器(開關電容)的端子?？刂菩盘朣A、SC和SB的工作波形與圖2B中所示的相同。雖然未示出，在圖26的電路中的降壓比為1/3的情況下，可以串聯(lián)連接兩個開關電容和一個平滑電容并加以充電，繼之以所述三個電容的并聯(lián)連接。舉例來說，如圖33所示，在圖27中的電路的降壓比為2/3的情況下，開始開關電容C1和C2可以并聯(lián)連接，接著，在串聯(lián)連接開關電容C1和C2之后再串聯(lián)連接于平滑電容C0并充電，并且可以將平滑電容C0和它們并聯(lián)連接。
圖29示出了圖25的應用處理器250的詳細的示例。參考標記251表示根據(jù)本發(fā)明的降壓電路。標記252表示應用處理器250的核心電路，它依附于作為其工作功率的降壓電源VDD而工作。標記253表示輸入/輸出電路，該輸入/輸出電路依附于作為其工作功率的用于輸入/輸出電路的電源VCCQ而工作。輸入/輸出電路用的電源VCCQ，盡管在電壓電平上與VCCP和VCCA相同，但是其電源與其它的電源分離開，以防止輸出電路中出現(xiàn)的電源噪聲傳播到其它電路部件上。輸入/輸出電路253包含系統(tǒng)時鐘SCLK的輸入電路。與輸入的系統(tǒng)時鐘SCLK相同步地提供核心電路252的時鐘CCLK(電壓電平為VDD)和降壓電路251的時鐘CLK(電壓電平為VCCQ)。盡管輸出/輸出電路253當然也具備用于其它信號的輸入電路和輸出電路，但是在此省去了對它們的描述。參考標記254表示用于檢測電源電壓的施加情況的通電檢測電路。這個通電檢測電路檢測電源VCCA的啟動，并生成用于核心電路252的復位信號RST和用于降壓電路251的使能信號EN2。由延遲電路延遲使能信號EN2，從而生成使能信號EN1。
下面描述當將要燒蝕半導體集成電路時將輸出電壓VDD設置得比正常情況下更高的技術。這可以通過設置基準電壓VREF使之在燒蝕時變得更高來實現(xiàn)。如圖31A和圖31B中所示，有兩種方法可用于實現(xiàn)該目的。在每幅圖中，N都表示在正常工作情況下的工作點(VCC＝VCC1、VREF＝VREF1)，而B表示在燒蝕情況下的工作點(VCC＝VCC2、VREF＝VREF2)。將工作點N和B置于直線VREF＝VCC/2的(圖中的一個點陣鏈線條)下方是適合的。
實施方案的一種方法是在正常工作情況下使VCC相對于VREF保持穩(wěn)定。當VCC升至高于正常電平時，致使VREF相應地上升。這能夠通過應用專利號2685469的專利中描述的技術來實現(xiàn)。實施方案的第二種方法是在正常工作模式與燒蝕模式之間變換VREF電平。
圖32示出了用于實現(xiàn)圖31B中舉例說明的技術的基準電壓發(fā)生電路1的示例。參考標記30表示頻帶隙電路，該頻帶隙電路生成不依賴于溫度或電源電壓的穩(wěn)定電壓VBGR。標記31表示電壓電平轉換電路。它包括差動放大器32，P溝道MOS晶體管MP30，電阻R1、R2和R3以及轉換開關33，并且根據(jù)電壓VBGR來生成基準電壓VREF。是用“轉換信號模式”下的模式，它改變抽頭位置以抵充基準電壓VREF。
盡管到此為止已經參照本發(fā)明的具體實施例描述了由本發(fā)明人實現(xiàn)的本發(fā)明，但是本發(fā)明并不限于這個實施例。顯然，本發(fā)明能夠在不背離其本質的情況下以各種其它方式實現(xiàn)。
例如，在多個開關電容器型電路安裝在LSI上的情況下，根據(jù)選擇的工作模式僅能夠部分地操作所述多個開關電容器型電路。根據(jù)該工作模式能夠進一步降低電流消耗。或者，根據(jù)該工作模式能夠優(yōu)化電流消耗。
另外，在用于所述系統(tǒng)中的多個LSI中的一個上安裝降壓電路是可能的，并且在那生成的電壓能夠提供給其它的LSI。這個結構能夠特別有效地應用到多芯片模塊(MCM)上，其中多個LSI芯片被封接到所述多芯片模塊中。
本發(fā)明不僅適用于與單個電路模塊集成的類型的半導體集成電路，而且也適用于其它的半導體裝置，比如獨立的電壓轉換IC。
權利要求
1.一種具有降壓單元的半導體電路設備，所述降壓單元通過降低外部電源電壓來生成下降電壓，其中所述降壓單元具備開關電容器型降壓電路和串聯(lián)穩(wěn)壓器型降壓電路，并且所述降壓電路的下降電壓輸出端子共同連接。
2.根據(jù)權利要求1所述的半導體電路設備，進一步具有啟動控制電路，當施加外部電源電壓時所述啟動控制電路首先啟動所述串聯(lián)穩(wěn)壓器型降壓電路的降壓動作，然而啟動開關電容器型降壓電路的降壓動作。
3.根據(jù)權利要求2所述的半導體電路設備，其中所述啟動控制電路在啟動開關電容器型降壓電路的降壓動作之后停止串聯(lián)穩(wěn)壓器型降壓電路的降壓動作。
4.根據(jù)權利要求1所述的半導體電路設備，其中所述開關電容器型降壓電路在充/放電周期內隨機化電容器的轉換連接狀態(tài)的定時。
5.根據(jù)權利要求4所述的半導體電路設備，其中開關電容器型降壓電路具有隨機數(shù)發(fā)生電路，用于隨機化所述轉換定時，并利用已生成的隨機數(shù)來選擇電容器的連接狀態(tài)的轉換的定時。
6.根據(jù)權利要求1所述的半導體電路設備，其中所述開關電容器型降壓電路的電容器是外部電容器。
7.根據(jù)權利要求1所述的半導體電路設備，其中所述開關電容器型降壓電路電容器是片上電容器。
8.根據(jù)權利要求1所述的半導體電路設備，進一步具有外部電源端子，用于向半導體集成電路外面提供下降電壓。
9.根據(jù)權利要求1所述的半導體電路設備，其中所述開關電容器型降壓電路能夠使下降電壓受到用于老化目的的變量控制。
10.一種具有降壓單元的半導體電路設備，所述降壓單元形成在半導體芯片上且并通過降低外部電源電壓來生成下降電壓，其中所述降壓單元具有開關電容器型降壓電路，構成所述開關電容器型降壓電路的開關陣列被分成離散排列的多個子陣列，每個開關子陣列都分別連接于其自己的開關電容，并且平滑電容公共地連接于所述開關子陣列。
11.根據(jù)權利要求10所述的半導體電路設備，其中所述開關電容和平滑電容都外接于所述半導體芯片。
12.根據(jù)權利要求10所述的半導體電路設備，其中所述開關電容和平滑電容都設置于所述半導體芯片上。
13.根據(jù)權利要求10所述的半導體電路設備，進一步具有降壓控制電路，用于在充/放電周期內由所述開關陣列來控制平滑電容和開關電容的轉換連接的定時，并且所述降壓控制電路來控制所述多個開關陣列的轉換定時，使所述多個開關陣列的轉換定時之間具有時差。
14.根據(jù)權利要求13所述的半導體電路設備，其中所述降壓控制電路生成不同開關陣列的時鐘信號之間具有相位滯后的時鐘信號，并且根據(jù)每個已生成的時鐘信號逐個隨機化所述開關陣列的連接轉換定時。
15.根據(jù)權利要求14所述的半導體電路設備，其中所述降壓控制電路具有隨機數(shù)發(fā)生電路，用于隨機化所述轉換定時，并且通過利用已生成的隨機數(shù)來選擇所述連接轉換定時。
16.根據(jù)權利要求10所述的半導體電路設備，其中所述開關陣列排列在所述半導體芯片的外部連接的電極的形成區(qū)域附近。
17.根據(jù)權利要求16所述的半導體電路設備，其中用于控制所述多個開關陣列的開關動作的降壓控制電路由所述多個開關陣列共同使用，并且設置在離開所述開關陣列處。
18.根據(jù)權利要求13或17所述的半導體電路設備，進一步具有串聯(lián)穩(wěn)壓器型降壓電路以及所述降壓控制電路，其中所述開關電容器型降壓電路的下降電壓輸出端子和串聯(lián)穩(wěn)壓器型降壓電路的下降電壓輸出端子共同連接。
19.根據(jù)權利要求18所述的半導體電路設備，進一步具有啟動控制單元，當施加外部電源電壓時，所述啟動控制單元首先啟動所述串聯(lián)穩(wěn)壓器型降壓電路的降壓動作，然后啟動開關電容器型降壓電路的降壓動作。
20.一種安裝有根據(jù)權利要求1至19中任一項所述的半導體電路設備且由電池驅動的數(shù)據(jù)處理系統(tǒng)。
全文摘要
在打開電源時與降壓動作有關的電源噪聲升高的發(fā)生受到了抑制。降壓單元具備開關電容器型降壓電路和串聯(lián)穩(wěn)壓器型降壓電路，并且所述降壓電路的下降電壓輸出端子共同連接。兩個降壓電路的下降電壓輸出端子的共同連接使兩者的并行驅動、其中任一個的選擇性驅動或兩者的相繼驅動成為可能。在相繼驅動中，即使在首先驅動串聯(lián)穩(wěn)壓器型降壓電路之后驅動開關電容器型降壓電路以向負載提供下降電壓，所述開關電容器型降壓電路也只需要補償因為負載造成的放電，從而能夠將電容器的充電電流的峰值保持很低。當啟動開關電容器型降壓電路的工作時不會發(fā)生大的沖擊電流，并抑制了噪聲的出現(xiàn)。
文檔編號H02M3/04GK1612456SQ200410087950
公開日2005年5月4日 申請日期2004年10月27日 優(yōu)先權日2003年10月27日
發(fā)明者堀口真志, 平木充 申請人:株式會社瑞薩科技