專利名稱：具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，且特別是有關(guān)于一種利用N型保護(hù)元件以防護(hù)充電元件模式靜電的P型差動(dòng)輸入輸出級(jí)電路。
背景技術(shù)：
在現(xiàn)今集成電路產(chǎn)品上，為了快速資料傳送應(yīng)用，并且達(dá)到低電壓、低功率消耗，差動(dòng)輸入輸出結(jié)構(gòu)扮演了很重要的角色。差動(dòng)輸入輸出結(jié)構(gòu)例如低擺幅差動(dòng)信號(hào)(Reduced Swing Differential Signaling，RSDS)以及低壓差動(dòng)信號(hào)(Low Voltage Differential Signaling，LVDS)提供了許多的好處，例如低功率消耗、較低的電磁干擾、較高的抵抗雜訊能力以及快速資料傳送。
然而，這種操作在高速此類型的架構(gòu)通常制程上使用深次微米CMOS技術(shù)，通過閘極長(zhǎng)度的尺寸較小，可以提供較好的效能。但是，較薄的閘極氧化層容易使晶體管受到傷害，特別是充電元件模式(CDM)現(xiàn)象發(fā)生時(shí)。
請(qǐng)參閱圖1A以及圖1B所示，繪示為美國(guó)專利第6885529號(hào)ESD保護(hù)電路圖。一附加的保護(hù)元件(N型晶體管101A/二極管101B)置于輸入輸出級(jí)N型晶體管111的閘極與電源線VSS之間，且一附加的保護(hù)元件(P型晶體管102A/二極管102B)置于輸入輸出級(jí)P型晶體管112的閘極與電源線VDD之間。盡管此種保護(hù)電路非常適合用于一般輸入輸出級(jí)，此種保護(hù)電路不適合用在差動(dòng)輸入輸出級(jí)，因?yàn)樽鳛楸Ｗo(hù)元件的P型晶體管的基體必須要耦接到電源線VDD，但是做為輸入級(jí)的P型晶體管的基體無(wú)法耦接到電源線VDD。由于在保護(hù)元件與被保護(hù)元件之間有較大的(P-/N型井)接面崩潰電壓，因此，作為保護(hù)元件的P型晶體管當(dāng)充電元件模式靜電發(fā)生時(shí)是無(wú)效的。
請(qǐng)參閱圖2所示，繪示為工業(yè)技術(shù)研究院在美國(guó)提出的美國(guó)專利第6437407號(hào)充電元件模式靜電放電保護(hù)電路圖。此具體保護(hù)電路包括一對(duì)充電元件模式鉗位器222與222′，此兩鉗位器分別耦接CMOS晶體管224以及224′。雖然這種充電元件模式鉗位器222與222′在CDM發(fā)生期間可有效地鉗制跨越輸入級(jí)的薄氧化層的過電壓(overstress voltage)。由于在電源線VDD與P型差動(dòng)對(duì)之間需要一電流源，此種結(jié)構(gòu)無(wú)法被實(shí)施在差動(dòng)對(duì)的結(jié)構(gòu)。
請(qǐng)參閱圖3所示，繪示為工業(yè)技術(shù)研究院在美國(guó)提出的美國(guó)專利第6437407號(hào)充電元件模式靜電放電保護(hù)電路用于差動(dòng)輸入級(jí)電路圖。由于跨在N型晶體管301的源極以及基體的電位差非0電位，因此元件會(huì)被基體效應(yīng)所影響并且會(huì)降低了此輸入級(jí)的效能。另外，請(qǐng)參閱圖4所示，繪示為工業(yè)技術(shù)研究院在美國(guó)提出的美國(guó)專利第5901022號(hào)充電元件模式靜電放電保護(hù)電路圖。用一電感401放置在輸入級(jí)以及焊墊(pad)之間。然而，當(dāng)電路高速運(yùn)作時(shí)，此電感401會(huì)與輸入級(jí)電路的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管402的寄生電容產(chǎn)生LC振蕩。因此，美國(guó)專利5901022號(hào)此種以電感作為充電元件模式靜電保護(hù)電路的架構(gòu)無(wú)法使用在高速差動(dòng)輸入輸出級(jí)例如RSDS以及LVDS。

發(fā)明內(nèi)容
本發(fā)明的目的就是在提供一種具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，用以防止差動(dòng)輸入輸出級(jí)充電元件模式的靜電放電對(duì)電路產(chǎn)生的傷害。
本發(fā)明提出一種具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，此差動(dòng)輸入輸出級(jí)包括電流源、第一P型晶體管、第二P型晶體管、第一靜電保護(hù)單元、第二靜電保護(hù)單元。電流源用以提供一電流。第一P型晶體管的第一端與基體耦接至電流源。第二P型晶體管的第一端與基體耦接至電流源。第一靜電保護(hù)單元包括第一N型晶體管，其第一端耦接至第一P型晶體管的閘極。第一N型晶體管的閘極耦接第一N型晶體管的第二端與基體，其中當(dāng)?shù)谝籔型晶體管的基體發(fā)生充電元件模式的靜電流時(shí)，第一N型晶體管提供自第一N型晶體管的基體至其第一端的一放電路徑，以避免靜電流燒毀第一P型晶體管的閘氧化層。第二靜電保護(hù)單元包括第二N型晶體管，其第一端耦接第二P型晶體管的閘極。第二N型晶體管的閘極耦接第二N型晶體管的第二端與基體，其中當(dāng)?shù)诙型晶體管的基體發(fā)生充電元件模式的靜電流時(shí)，第二N型晶體管提供自第二N型晶體管的基體至其第一端的一放電路徑，以避免靜電流燒毀第二P型晶體管的閘氧化層。
依照本發(fā)明的較佳實(shí)施例所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，上述的第一P型晶體管以及第一N型晶體管配置在一P型基板上，第一P型晶體管包括N型井配置在P型基板中；第一閘極配置在N型井上；第一P+型摻雜區(qū)配置在第一閘極的一側(cè)的N型井中，作為第一P型晶體管的第一端；第二P+型摻雜區(qū)配置在第一閘極的另一側(cè)的N型井中，作為第一P型晶體管的第二端；第一閘介電層配置在N型井與第一閘極之間；第一N+型摻雜區(qū)配置于N型井。第一N型晶體管包括P型井配置在P型基板中，且配置在N型井外；第二閘極配置在P型井上；第二N+型摻雜區(qū)配置在P型井中，且配置在第二閘極靠近該N型井的一側(cè)，作為第一N型晶體管的第一端；第三N+型摻雜區(qū)，配置在P型井中，且配置在第二閘極的另一側(cè)，作為第一N型晶體管的第二端；第二閘介電層配置在P型井與第二閘極之間；第三P+型摻雜區(qū)配置于P型井。
依照本發(fā)明的較佳實(shí)施例所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，上述的第二P型晶體管以及第二N型晶體管配置在一P型基板上，第二P型晶體管包括N型井配置在P型基板中；第一閘極配置在N型井上；第一P+型摻雜區(qū)配置在第一閘極的一側(cè)的N型井中，作為第二P型晶體管的第一端；第二P+型摻雜區(qū)配置在第一閘極的另一側(cè)的N型井中，作為第二P型晶體管的第二端；第一閘介電層配置在N型井與第一閘極之間；第一N+型摻雜區(qū)配置于N型井。第二N型晶體管包括P型井配置在P型基板中，且配置在N型井外；第二閘極配置在P型井上；第二N+型摻雜區(qū)配置在P型井中，且配置在第二閘極靠近該N型井的一側(cè)，作為第二N型晶體管的第一端；第三N+型摻雜區(qū)，配置在P型井中，且配置在第二閘極的另一側(cè)，作為第二N型晶體管的第二端；第二閘介電層配置在P型井與第二閘極之間；第三P+型摻雜區(qū)配置在該P(yáng)型井。
本發(fā)明實(shí)施例差動(dòng)輸入輸出級(jí)電路因采用P型晶體管差動(dòng)對(duì)，其中P型差動(dòng)對(duì)包括兩個(gè)P型晶體管，每一個(gè)P型晶體管的閘極耦接一N型晶體管所形成的保護(hù)元件以保護(hù)P型晶體管免于充電元件模式靜電。當(dāng)充電元件模式靜電發(fā)生在差動(dòng)輸入輸出級(jí)時(shí)，更能夠提供低阻抗的靜電放電路徑。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下。


圖1A以及圖1B繪示為美國(guó)專利第6885529號(hào)ESD保護(hù)電路圖。
圖2繪示為工業(yè)技術(shù)研究院在美國(guó)提出的美國(guó)專利第6437407號(hào)充電元件模式靜電放電保護(hù)電路圖。
圖3繪示為工業(yè)技術(shù)研究院在美國(guó)提出的美國(guó)專利第6437407號(hào)充電元件模式靜電放電保護(hù)電路用于差動(dòng)輸入級(jí)電路圖。
圖4繪示為工業(yè)技術(shù)研究院在美國(guó)提出的美國(guó)專利第5901022號(hào)充電元件模式靜電放電保護(hù)電路圖。
圖5繪示為本發(fā)明實(shí)施例的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)電路圖。
圖6繪示為本發(fā)明實(shí)施例具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)內(nèi)部的第一P型晶體管與第一N型晶體管在集成電路晶片上的橫截面圖。
圖7繪示為習(xí)知具有充電元件模式保護(hù)電路的差動(dòng)輸入輸出級(jí)在晶片上的橫截面圖。
圖8繪示為本發(fā)明實(shí)施例的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)電路圖。
圖9繪示為本發(fā)明實(shí)施例的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)電路圖。
圖10繪示為本發(fā)明實(shí)施例的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)電路圖。
圖11繪示為本發(fā)明實(shí)施例的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)電路圖。
圖12繪示為本發(fā)明實(shí)施例的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)電路圖。
VSS、VDD電源線111輸入輸出級(jí)N型晶體管102A、502、504P型晶體管102B二極管112輸入輸出級(jí)P型晶體管222A、222B充電元件模式鉗位器224、224′CMOS晶體管301、506、508N型晶體管401電感402輸入級(jí)電路的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管500輸入輸出級(jí)P型晶體管差動(dòng)對(duì)502、504、702、706P型晶體管506、508N型晶體管510、512、700焊墊61、62、71、72充電元件模式靜電流放電路徑601、704N型井602P型井603N+摻雜區(qū)605、705P型基板610、707P型基板拾取區(qū)826、828電阻具體實(shí)施方式
由于習(xí)知的技術(shù)無(wú)法應(yīng)用在當(dāng)充電元件模式發(fā)生時(shí)，保護(hù)P型差動(dòng)輸入輸出級(jí)，因此本發(fā)明提出一種具有充電元件模式靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，詳細(xì)實(shí)施例將會(huì)在下面文中配合圖示說明。
請(qǐng)參閱圖5所示，繪示為本發(fā)明實(shí)施例的一種具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)電路圖。用以當(dāng)充電元件模式(CDM)發(fā)生時(shí)，提供較低阻抗的靜電電流放電路徑。如圖5，此具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)電路包括P型晶體管差動(dòng)對(duì)500、第一靜電保護(hù)單元與第二靜電保護(hù)單元。在本實(shí)施例中，第一靜電保護(hù)單元與第二靜電保護(hù)單元各自包括N型晶體管506以及508。其中，P型晶體管502以及504的基體并非直接連接至電源線VDD。保護(hù)元件N型晶體管506以及508的源極接地，汲極耦接P型晶體管502以及504的閘極。當(dāng)充電元件模式靜電發(fā)生在P型晶體管502時(shí)，此電荷的電位會(huì)造成N型晶體管506的汲極與基體接面崩潰以提供從N型晶體管506的基體到焊墊510充電元件模式靜電放電路徑。同樣的，當(dāng)充電元件模式靜電發(fā)生在P型晶體管504時(shí)，以同樣的方式提供N型晶體管508基體到焊墊512的放電路徑。當(dāng)此輸入輸出級(jí)電路正常工作下，由于N型晶體管506以及508的閘極與源極互相耦接使得N型晶體管506以及508將會(huì)截止。然而，此實(shí)施例將N型晶體管506以及508的閘極、源極以及基體接地，設(shè)計(jì)上仍可將其耦合一合適電壓。
請(qǐng)參閱圖6所示，繪示為本發(fā)明實(shí)施例具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)內(nèi)部的P型晶體管502與N型晶體管506在集成電路晶片上的橫截面圖。如圖6，此圖亦繪示了充電元件模式靜電流放電路徑(為圖上的61以及62)。在本實(shí)施例中，當(dāng)發(fā)生CDM負(fù)電荷靜電流時(shí)，在欲保護(hù)的P型晶體管502的N井601中的負(fù)電荷會(huì)流入N型晶體管506的P型井602中，使得配置在P型井602中的N+摻雜區(qū)603與P型井602的PN接面崩潰。在接面崩潰后，負(fù)電荷會(huì)通過路徑61被導(dǎo)出焊墊510(路徑61)。
為了詳細(xì)說明本發(fā)明圖6實(shí)施例，在此舉一習(xí)知的充電元件模式保護(hù)電路例子，請(qǐng)參閱圖7所示，繪示為習(xí)知具有充電元件模式保護(hù)電路的差動(dòng)輸入輸出級(jí)在晶片上的橫截面圖。在此圖中可以看到與圖6的差別在于圖7是用P型晶體管706作為保護(hù)電路。同樣的，輸入輸出級(jí)P型晶體管702在N型井704中的負(fù)電荷會(huì)使得P型基板705與N型井704接面崩潰(路徑71)。由于P型基板705的摻雜較小于N型井704的摻雜，因此P型基板705與N型井的接面崩潰電壓遠(yuǎn)大于圖6的N+摻雜603與P型井602的接面崩潰電壓。因此本發(fā)明圖6的實(shí)施例，導(dǎo)通效率較佳于習(xí)知圖7。
以正電荷儲(chǔ)存在被保護(hù)元件P型晶體管的情況來說，在習(xí)知圖7的狀況下，此正電荷會(huì)使N型井704與P型基板705的接面崩潰引起基板電流，某些電荷會(huì)流過P型基板拾取區(qū)(Psub pickup)707至焊墊700，某些電荷會(huì)藉由使N型井與P+摻雜區(qū)接面崩潰使電荷流至焊墊700(路徑72)。在本發(fā)明實(shí)施例圖6中，某些電荷會(huì)流過P型基板拾取區(qū)(Psub pickup)610至焊墊510，便如同習(xí)知圖7，另外的某些電荷會(huì)藉由使P型基板605與P型井602接面崩潰使電荷流至焊墊510(路徑62)。由于P型基板605與P型井602接面崩潰電壓非常小，使得電荷很容易流過并到達(dá)焊墊510，因此本發(fā)明無(wú)論是正電荷或是負(fù)電荷在充電元件模式靜電發(fā)生時(shí)，比起習(xí)知的做法上更能夠保護(hù)輸出入級(jí)電路免于靜電損害。
同樣的，熟悉此技術(shù)者，應(yīng)當(dāng)知道，P型晶體管504與N型晶體管508的結(jié)構(gòu)實(shí)施例，亦可以如圖6中P型晶體管502與N型晶體管506的布局配置方式加以實(shí)施，故不予贅述。
在靜電保護(hù)元件N型晶體管閘極的耦接可根據(jù)不同的需要來調(diào)整，請(qǐng)參閱圖8所示，繪示的本發(fā)明實(shí)施例的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)電路圖?？蓪蓚€(gè)N型晶體管506以及508兩者的閘極分別通過電阻826以及828耦接自己本身的基體。同樣的道理，本發(fā)明仍可以利用如圖9以及圖10的方式實(shí)施，圖9與圖10實(shí)施例類似圖8，其不同處在于只有其中一個(gè)N型晶體管的閘極有加電阻。同樣的，本發(fā)明仍可利用圖11的方式實(shí)施，在每一個(gè)P型晶體管的閘極各耦接兩個(gè)N型晶體管。而圖12為圖11所衍生的實(shí)施例，如圖12電路把每一個(gè)N型晶體管的閘極都加上電阻。另外，熟知此技術(shù)者應(yīng)當(dāng)知道，圖12只是一種實(shí)施例，其他實(shí)施例還可以例如在其中一個(gè)N型晶體管的閘極加上電阻、其中兩個(gè)N型晶體管的閘極加上電阻以及其中三個(gè)N型晶體管的閘極加上電阻，皆為本發(fā)明所保護(hù)的范圍。
綜上所述，本發(fā)明實(shí)施例差動(dòng)輸入輸出級(jí)電路因采用P型晶體管差動(dòng)對(duì)，每一個(gè)P型晶體管的閘極耦接一N型晶體管所形成的保護(hù)元件以保護(hù)P型晶體管免于充電元件模式靜電。當(dāng)充電元件模式靜電發(fā)生在差動(dòng)輸入輸出級(jí)時(shí)，更能夠提供低阻抗的靜電放電路徑。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)前述的申請(qǐng)專利技術(shù)方案所界定為準(zhǔn)。
權(quán)利要求
1.一種具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，其特征在于此差動(dòng)輸入輸出級(jí)包括一電流源，用以提供一電流；一第一P型晶體管，其第一端與基體耦接至該電流源；一第二P型晶體管，其第一端與基體耦接至該電流源；一第一靜電保護(hù)單元，包括一第一N型晶體管，其第一端耦接至該第一P型晶體管的閘極，該第一N型晶體管的閘極耦接第一N型晶體管的第二端與基體，其中當(dāng)該第一P型晶體管的基體發(fā)生充電元件模式的一靜電流時(shí)，該第一N型晶體管提供自該第一N型晶體管的基體至其第一端的一放電路徑，以避免該靜電流燒毀該第一P型晶體管的閘氧化層；以及一第二靜電保護(hù)單元，包括一第二N型晶體管，其第一端耦接該第二P型晶體管的閘極，該第二N型晶體管的閘極耦接該第二N型晶體管的第二端與基體，其中當(dāng)該第二P型晶體管的基體發(fā)生充電元件模式的一靜電流時(shí)，該第二N型晶體管提供自該第二N型晶體管的基體至其第一端的一放電路徑，以避免該靜電流燒毀該第二P型晶體管的閘氧化層。
2.根據(jù)權(quán)利要求1所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，其特征在于其中所述的第一N型晶體管的第二端耦接一第一電壓。
3.根據(jù)權(quán)利要求2所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，其特征在于其中所述的第一電壓為接地。
4.根據(jù)權(quán)利要求1所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，其特征在于其中所述的第一靜電保護(hù)單元更包括一電阻，耦接在第一N型晶體管的閘極與第二端之間。
5.根據(jù)權(quán)利要求1所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，其特征在于其中所述的第二靜電保護(hù)單元更包括一電阻，耦接在第二N型晶體管的閘極與第二端之間。
6.根據(jù)權(quán)利要求1所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，其特征在于其更包括一第三靜電保護(hù)單元，包括一第三N型晶體管，其第一端耦接該第一P型晶體管的閘極，該第三N型晶體管的閘極耦接該第三N型晶體管的第二端與基體，其中當(dāng)該第一P型晶體管的基體發(fā)生CDM的一靜電流時(shí)，該第三N型晶體管提供自該第三N型晶體管的基體至其第一端的一放電路徑，以避免該靜電流燒毀該第一P型晶體管的閘氧化層。
7.根據(jù)權(quán)利要求6所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，其特征在于其中所述的第三靜電保護(hù)單元更包括一電阻，耦接在第三N型晶體管的閘極與第二端之間。
8.根據(jù)權(quán)利要求6所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，其特征在于其中所述的第三N型晶體管的第二端接地。
9.根據(jù)權(quán)利要求1所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，其特征在于其更包括一第四靜電保護(hù)單元，包括一第四N型晶體管，其第一端耦接該第二P型晶體管的閘極，該第四N型晶體管的閘極耦接該第四N型晶體管的第二端與基體，其中當(dāng)該第二P型晶體管的基體發(fā)生CDM的一靜電流時(shí)，該第四N型晶體管提供自該第四N型晶體管的基體至其第一端的一放電路徑，以避免該靜電流燒毀該第二P型晶體管的閘氧化層。
10.根據(jù)權(quán)利要求9所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，其特征在于其中所述的第四靜電保護(hù)單元更包括一電阻，耦接在第四N型晶體管的閘極與第二端之間。
11.根據(jù)權(quán)利要求9所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，其特征在于其中所述的第四N型晶體管的第二端接地。
12.根據(jù)權(quán)利要求1所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，其特征在于其中所述的第一P型晶體管以及該第一N型晶體管配置在一P型基板上，該第一P型晶體管包括一N型井，配置在該P(yáng)型基板中；一第一閘極，配置在該N型井上；一第一P+型摻雜區(qū)，配置在該第一閘極的一側(cè)的該N型井中，作為該第一P型晶體管的第一端；一第二P+型摻雜區(qū)，配置在該第一閘極的另一側(cè)的該N型井中，作為該第一P型晶體管的第二端；一第一閘介電層，配置在N型井與第一閘極之間；以及一第一N+型摻雜區(qū)，配置在該N型井；以及該第一N型晶體管包括一P型井，配置在該P(yáng)型基板中，且配置在該N型井外；一第二閘極，配置在該P(yáng)型井上；一第二N+型摻雜區(qū)，配置在該P(yáng)型井中，且配置在該第二閘極靠近該N型井的一側(cè)，作為該第一N型晶體管的第一端；一第三N+型摻雜區(qū)，配置在該P(yáng)型并中，且配置在該第二閘極的另一側(cè)，作為該第一N型晶體管的第二端；一第二閘介電層，配置在P型井與第二閘極之間；以及一第二P+型摻雜區(qū)，配置在該P(yáng)型井。
13.根據(jù)權(quán)利要求1所述的具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，其特征在于其中所述的第二P型晶體管以及該第二N型晶體管配置在一P型基板上，該第二P型晶體管包括一N型井，配置在該P(yáng)型基板中；一第一閘極，配置在該N型井上；一第一P+型摻雜區(qū)，配置在該第一閘極的一側(cè)的該N型井中，作為該第二P型晶體管的第一端；一第二P+型摻雜區(qū)，配置在該第一閘極的另一側(cè)的該N型井中，作為該第二P型晶體管的第二端；一第一閘介電層，配置在N型井與第一閘極之間；以及一第一N+型摻雜區(qū)，配置于該N型井；以及該第二N型晶體管包括一P型井，配置在該P(yáng)型基板中，且配置在該N型井外；一第二閘極，配置在該P(yáng)型井上；一第二N+型摻雜區(qū)，配置在該P(yáng)型井中，且配置在該第二閘極靠近該N型井的一側(cè)，作為該第二N型晶體管的第一端；一第三N+型摻雜區(qū)，配置在該P(yáng)型井中，且配置在該第二閘極的另一側(cè)，作為該第二N型晶體管的第二端；一第二閘介電層，配置在P型井與第二閘極之間；以及一第三P+型摻雜區(qū)，配置于該P(yáng)型井。
全文摘要
本發(fā)明提出一種具有靜電放電保護(hù)電路的差動(dòng)輸入輸出級(jí)，此差動(dòng)輸入輸出級(jí)包括一P型差動(dòng)對(duì)，P型差動(dòng)對(duì)包括兩個(gè)P型晶體管，每一個(gè)P型晶體管的閘極耦接一N型晶體管以保護(hù)P型晶體管免于充電元件模式靜電。此保護(hù)元件比起先前技術(shù)，當(dāng)充電元件模式靜電發(fā)生在差動(dòng)輸入輸出級(jí)時(shí)更可以提供低阻抗電流路徑。
文檔編號(hào)H02H9/00GK1988148SQ20051013265
公開日2007年6月27日 申請(qǐng)日期2005年12月20日 優(yōu)先權(quán)日2005年12月20日
發(fā)明者張智毅, 李彥枏 申請(qǐng)人:聯(lián)詠科技股份有限公司