專利名稱：使用源/體泵保護柵氧化物的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及提供靜電放電保護的電路，更特別地涉及使用 源/體泵保護柵氧化物的方法及裝置。
背景技術(shù)：
針對靜電放電應(yīng)力的對超薄柵氧化物的保護是先進CMOS技術(shù) 中獲得足夠高級別的ESD硬度的關(guān)鍵因素。當施加到柵氧化物上的 電壓變得太高時，柵氧化物將遭受災(zāi)難性損壞，即它將擊穿。典型 地，Si()2在6~9 MV/cm (DC)的電場強度下?lián)舸Ｔ贓SD應(yīng)力過 程中，脈沖寬度典型地是100 ns的量級，允許發(fā)生損壞之前跨越氧 化物的顯著更高的電壓，也就是導(dǎo)致?lián)舸┑淖畲箅妶隹赡苁谴蠹s20 MV/cm。常規(guī)ESD保護電路例如ESD箝制在保護標準電路時工作得 很好。
當柵氧化物大約是5 nm或更薄時，ESD事件引起量子力學(xué)隧穿 效應(yīng)，并且電子將流過氧化物形成隧穿電流。這種隧穿電流導(dǎo)致過分 的功率耗散。柵氧化物非?？斓卦馐苓^熱，并且不可逆地損壞?？梢?在下面的柵氧化物區(qū)域中發(fā)生損壞直接在柵電極和襯底(體)之間 和/或在柵跟源或漏區(qū)域的任一個之間。在典型的雙阱CMOS技術(shù) (其中P阱不跟襯底隔離)中，柵-體氧化物在與柵-源/漏擊穿相比 顯著更高的電壓下發(fā)生。例如，發(fā)現(xiàn)超薄柵氧化物具有大約5V的柵-
源擊穿電壓BVox(G-S)。另一方面，對于相同器件，柵-體擊穿電 壓BVox (G-B)發(fā)生在例如大于IO V的更高電壓上。因此，為了保 護超薄柵氧化物，設(shè)計者主要地集中于限制更關(guān)鍵的柵-源ESD電 壓。
圖1描繪具有厚度為2.2 nm的柵氧化物的晶體管其瞬時擊穿特 性的例子的曲線100。如柵電流對外加?xùn)?源電壓的曲線102中所描 述的，在大約6 V開始過量隧穿電流，并且在大約7V發(fā)生損壞。在 上面的是現(xiàn)有技術(shù)ESD保護箝制(例如GGNMOS)的I-V特性的 曲線104，以形成所謂的"ESD設(shè)計窗口"。 ESD保護器件的I-V特性 (曲線104)跟超薄柵氧化物的擊穿特性(曲線102)的比較說明了 跨越箝制的電壓快速超過氧化物的隧穿電壓和擊穿電壓。因此，保護 器件(即箝制ESD電壓瞬變)的能力是非常有限的。因此，常規(guī) ESD保護器件跟超薄柵氧化物器件一起使用在保護器件不受ESD事 件的柵損壞方面具有有效的效果。
縮小規(guī)模的技術(shù)促使氧化物厚度一步步減小，然而因為對縮放保 護電路的某些物理限制，箝制器件的I-V特性沒有以相同步伐縮減。 由于氧化物厚度持續(xù)減小還使擊穿電壓降低到越來越低的值，ESD 保護器件不能通過箝制電壓有效地保護氧化物。如圖l中描繪的，在 減小的最大ESD應(yīng)力處理電流Imax中(跟由其第二擊穿觸發(fā)電流 It2確定的箝制的實際限制形成對比)，無效性變得明顯。因此，跟 超薄柵氧化物器件一起使用常規(guī)ESD保護器件的價值是有限的。
因此，本領(lǐng)域中需要保護超薄柵氧化物在ESD事件期間不受損 壞的方法和裝置。

發(fā)明內(nèi)容
本發(fā)明是通過響應(yīng)于ESD事件泵浦體和/或源的任一個而限制柵-源和/或柵-體電壓的方法和裝置。裝置包括響應(yīng)于ESD事件通過調(diào)節(jié) 第二端上的電勢水平限制在晶體管的兩個端之間形成的電壓的保護電 路。在本發(fā)明的一種實施方案中，由ESD事件產(chǎn)生的電信號從經(jīng)歷
事件的柵端耦合到連接著晶體管的源和/或體的阻抗電路?？缭阶杩?br> 電路產(chǎn)生的電壓升高源和/或體的電勢水平，從而限制由ESD事件產(chǎn) 生的柵-源和/或柵-體電壓。


所以可以參考某些在附圖中說明的實施方案獲得可詳細了解本發(fā) 明上述特征的方式、上面簡要概述的本發(fā)明的更具體描述。但是，應(yīng) 注意附圖僅說明本發(fā)明的典型實施方案，因此不應(yīng)認為限制其范圍，
因為本發(fā)明允許其他同樣有效的實施方案。
圖1描述比較常規(guī)ESD箝制電路的I-V特性曲線和超薄氧化物 柵的I-V特性的圖2描繪根據(jù)本發(fā)明的ESD保護電路的第一實施方案的簡化框
圖3描繪根據(jù)本發(fā)明的ESD保護電路的第二實施方案的簡化框
圖4描繪圖2的第一實施方案的第一實施的詳細示意圖； 圖5描繪圖2的第一實施方案的第二實施的詳細示意圖； 圖6描繪圖3的第二實施方案的第一實施的詳細示意圖； 圖7描繪圖3的第二實施方案的第二實施的詳細示意圖； 圖8描繪本發(fā)明的第三實施方案的框圖； 圖9描繪圖8的第三實施方案的第一實施的示意圖； 圖io描繪圖8的第三實施方案的第二實施的示意圖； 圖ll描繪本發(fā)明提供的ESD窗口擴展的示圖； 圖12描繪使用IOQ源電阻器的電路的TLP分析結(jié)果； 圖13描繪使用25Q源電阻器的電路的TLP分析結(jié)果； 圖14描繪使用復(fù)雜源阻抗的本發(fā)明的另一種實施方案；以及 圖15描繪在輸入路徑中使用隔離電阻器的本發(fā)明的另一種實施 方案。
具體實施例方式
代替單獨聚焦于有效ESD箝制的優(yōu)化(快速，低電阻)以限制 柵節(jié)點處的電壓，本發(fā)明利用新的概念通過增加在ESD應(yīng)力條件 期間有危險的晶體管的源電勢，減小跨越有危險的柵-源氧化物的 ESD電壓。應(yīng)當注意，相同機制可以應(yīng)用于其中形成晶體管的體半 導(dǎo)體材料，只要晶體管的體是隔離的(NMOS:三阱技術(shù)中的隔離P 阱，PMOS:隔離N阱)。升高源或體電勢的結(jié)果是在達到氧化物 擊穿界限之前可以容忍更高的瞬時柵偏置。這種源偏置技術(shù)有效地擴 展ESD設(shè)計窗口并緩和超薄柵氧化物的ESD保護挑戰(zhàn)。
圖2描繪根據(jù)本發(fā)明的執(zhí)行源泵浦的電路200的第一實施方案的 框圖。針對ESD事件受保護的電路201包括晶體管202和204，例 如常規(guī)輸入信號倒相器。這些晶體管可以是NMOS或PMOS類型的 晶體管。當然，可以跟其他電路配置、器件或單獨晶體管一起使用本 發(fā)明。
在IN端和Vss之間形成第一常規(guī)ESD箝制電路206 (這里也稱 作初級保護電路)，并且在IN端和Vdd之間形成第二常規(guī)ESD箝 制電路208。例如，這種電路包括在此引用作為參考的共同轉(zhuǎn)讓美國 專利6,768,616和6,791,122中所描述的那些。每個晶體管202和204 包括柵212/210，源216/214，以及漏220/218。 Vdd通過第一源阻抗 電路222耦連到晶體管202的源214。晶體管202和204的柵 210/212連接到一起并連接到IN端230 (例如，集成電路的焊盤)。 漏218/220也連接到一起并形成電路200的OUTPUT端232。晶體 管204的源216通過第二源阻抗電路224耦連到Vss。。主動源泵 (ASP) 226從晶體管204的柵210耦連到源214，并且類似地主動 源泵(ASP) 228從晶體管202的柵212耦連到源216。
圖3描繪形成本發(fā)明的第二實施方案的電路300的框圖，其中通 過初級保護電路302和304的每個提供源泵浦電壓。換句話說，圖2 的源泵226和228嵌入到ESD箝制電路302和304中。
在任一種實施方案中，在ESD應(yīng)力事件期間，通過將小量的
ESD電流(典型地<100 mA)泵浦到內(nèi)部源節(jié)點214/216，源阻抗電 路222/224提供升高源電勢的電壓降。小量的ESD電流被引導(dǎo)流過 源阻抗Zs222/224,這又導(dǎo)致源偏置電壓Vs。換句話說，在焊盤和地 之間發(fā)生的總ESD電壓分成兩個部分VESD = VASP + Vs。結(jié)果，在 達到直接跨越柵氧化物(GOX)的低ESD電壓界限Vmax (接近于瞬 時氧化物擊穿)之前，可以容忍更高的總瞬時電壓VESD = Vmax，。換 句話說，如圖ll中形象地圖示的，擴展了有效ESD設(shè)計窗口。
在正常操作期間，ASP 226/228不激活，使得Vs~0V，并且跨 越ASP 226/228的(幾乎)整個電壓降處于可接受的低漏電流。為了 防止在正常操作時源阻抗的有害影響，設(shè)計具有最低可能阻抗的源阻 抗是有好處的。但是，這跟ESD有個權(quán)衡，后者受益于大的阻抗 值。
源阻抗電路222/224可以包括電阻、電容、電感的至少一個或它 們的組合。在本發(fā)明的一種實施中，源阻抗222/224是歐姆電阻Rs (即實阻抗)。在下面關(guān)于圖14描述的實施包括復(fù)阻抗。為了在 ESD事件期間使用源電阻器偏置源，源電阻器Rs 223和225需要在 倒相MOS晶體管中形成為實無源電阻器元件(例如硅化物阻擋源結(jié) 擴散、分離擴散或聚合物電阻器)或有源元件(例如在正常操作期間 處于低阻狀態(tài)并且在ESD事件期間處于高阻的串聯(lián)MOS晶體 管)。這種晶體管例如可在共柵共陰輸入級(例如LVDS)中已經(jīng)提 供，或者晶體管可以引入到ESD保護目的的電路中，只要晶體管的 添加不影響電路201的正常操作。
NMOS/PMOS倒相電路201中的源串聯(lián)電阻223/225的最大可 允許電阻Rs依賴于具體IC應(yīng)用和正常操作規(guī)范。在正常操作期 間，源電阻器223/225將有效柵-源偏置減小到VGseff= Vin-RsxIDS 從而降低輸入級性能。例如，在具有大約0.5 mA/um的MOS性能的 典型10 Jim寬的NMOS輸入電路中，Rs = 25il的源電阻將導(dǎo)致 RsxIDs~25ilx5 mA=125 mV的減偏置效應(yīng)，從而導(dǎo)致有效柵-源偏 置的減小即VGSeff - Vin - 125 mV。因此，對于超薄柵氧化物輸入應(yīng)用中Vin<1.5V的典型低輸入電壓，源電阻器223/225的添加意味著 大約10%的柵偏置降低。相關(guān)的性能下降可以例如用稍微增加的晶 體管寬度來補償。
在本發(fā)明的該第一實施方案中，可以使用源"電阻器，，元件，遵循 兩個不同的概念來實施"源泵"。第一概念使用布置成跟初級保護電路 206/208 (箝制IN和Vss之間的瞬時ESD電壓)并聯(lián)的專用源泵 226/228。在該實施中，泵在足夠低的ESD電壓下觸發(fā)到電流導(dǎo)通才莫 式(對于最差情況應(yīng)力)，從而由于跨越Rs的電壓降，升高源電勢 (圖2 )?？蛇x地，初級保護箝制302/304可用來很快得到由ESD事 件觸發(fā)的電信號(圖3),以驅(qū)動源電阻器223/225并建立源泵效 應(yīng)。兩種技術(shù)都跟NMOS和PMOS晶體管電路一起工作。應(yīng)當注 意，必須對于不同引腳區(qū)分不同臨界應(yīng)力情況，它們通常分別表示為 對于NMOS的IN vs. VSS的正ESD和對于PMOS的VDD vs. IN的 正ESD。源泵的設(shè)計需要保證對于這些應(yīng)力事件激活源偏置機制。
圖2的專用泵技術(shù)的一個優(yōu)點在于，可獨立于保護箝制，激活擴 展超薄柵氧化物的ESD設(shè)計窗口的泵機制。該立即效應(yīng)可以有效地 消解保護器件206/208中涉及箝制過程的慢的響應(yīng)時間的觸發(fā)問題， 該問題經(jīng)常導(dǎo)致危及超薄柵氧化物的瞬時電壓過沖。
圖4描繪構(gòu)成圖2的本發(fā)明第一實施方案的第一實施的電路400 的示意圖。電路400包括專用源泵電路226/228。這種專用源泵電路 226/228的一種實施是跟被動源電阻器223/225串聯(lián)的二極管鏈 402/404 。利用例如PMOS探測器的其它泵配置也是可能的。
泵電路226/228中所需的串聯(lián)二極管402/404的數(shù)目由電路400 的正常工作規(guī)范如輸入信號擺幅和輸入漏確定。如果例如正常工作期 間的最大輸入電壓對應(yīng)Vin = l V，那么需要三個二極管以足夠限制 正常工作漏，允許每個二極管0.33 V的電壓降。作為大拇指規(guī)則， 每個二極管的最大可允許電壓降大約定義為0.4伏特。該值導(dǎo)致最大 數(shù)目n = Vin/0.4 V個二極管。
在ESD應(yīng)力條件下，二極管鏈提供足夠高的電流，高達大約 Ip-100 mA，以產(chǎn)生跨越具有大約10~50 Ohm電阻值的源電阻器Rs 223/225的基本電壓降。對于具有大約BVox ( GS ) 5 V的瞬時柵-源 氧化物擊穿的超薄柵氧化物，ESD設(shè)計窗口增加大約IpxRs~i至5 V (高達100%)。必須這樣建立二極管寬度，使得二極管可以將足夠 電流注入源中，以提供泵浦效應(yīng)，同時限制跨越二極管鏈泵的ESD 電壓降。該電壓降直接暴露于靈敏的柵-源氧化物，因此必須不能超 過瞬時氧化物擊穿值。應(yīng)當注意，由于獲得源泵浦效應(yīng)所需的相對小 的泵電流，二極管可以在寬度上設(shè)計得相當小并具有適當?shù)偷拇?lián)電 阻。
圖5描繪圖2的本發(fā)明第一實施方案的第二實施的示意圖。具體 地，圖5描繪共柵共陰電路設(shè)計的NMOS部分500，它包括與二極 管鏈泵504協(xié)作的作為源阻抗224的下NMOS晶體管502。泵504 和晶體管502的組合增加其中有危險的柵氧化物暴露于輸入焊盤230 的上NMOS晶體管204的源電勢。這種共柵共陰配置在多種輸入焊 盤(例如LVDS)中存在，或者可以引入到ESD保護目的的電路 中，只要額外的電路不妨礙電路201的正常工作。
在上面討論的實施方案的任一種中在Zs = Rs的情況中，ASP導(dǎo) 通電阻R^p和源電阻器Rs用作分壓器。這導(dǎo)致增加的ESD設(shè)計裕 度Vmax，的解析表示
Vmax， = (1 + Rs/RASp ) .Vmax
假設(shè)具有Rs-Rasp的ASP設(shè)計，那么可以獲得ESD設(shè)計窗口 的100%增加，也就是Vmax， = 2'Vmax。
圖12和13描繪在常規(guī)P阱/隔離P阱(DNW)中包含源電阻器 Rs = 10ft (圖12)和Rs-25il (圖13)的圖4電路結(jié)構(gòu)的傳輸線脈 沖(TLP)分析結(jié)果(對于IN vs. GND的正脈沖極性)。顯然，對 于低于大約3V的電壓，沒有顯著量的電流可以流過跟Rs串聯(lián)的二 極管鏈。在更高的ESD電壓下，二極管開始導(dǎo)通，導(dǎo)致源/漏節(jié)點的 泵浦，從而導(dǎo)致減小的VGS/VGD。在提升的電流下，線性I-V曲線形 式彎曲成I-V滾降，這是聚合物電阻器在高電流條件下的特征。在
Rs-10 Q的情況(圖12)中，ESD設(shè)計裕度上限可以增加到大約 Vmax，-6 V，表現(xiàn)為恒定漏電流進展直到聚合物電阻器失效的那 點，聚合物電阻器失效表現(xiàn)為快速的漏下降和電壓增加。在聚合物失 效之前的最初漏電流增加表明柵氧化物最先損壞。這些結(jié)果對應(yīng)于原 有最臨界ESD設(shè)計裕度Vmax = 4 V (接近于氧化物擊穿)的至少 50%的增加。分別對慢速(TR-10 ns)和快速TLP上升時間(TR =200 ps)驗證測量結(jié)果，因此保證ASP對于非?？斓腅SD瞬變?nèi)?CDM反應(yīng)得足夠快。圖13揭示對于Rs = 25 Q時Vmax， = 8 V，這 等價于臨界ESD設(shè)計限度Vmax的100%增加。除了常規(guī)P阱 NMOS之外，也研究了包含連接Rs的隔離P阱的結(jié)構(gòu)變化?？色@得 相同的ESD設(shè)計增加。應(yīng)當注意，在上面討論的兩種情況中，關(guān)于 損壞級別，考慮所提取Vmax，的非常保守的安全裕度定義。
圖6描述圖3的本發(fā)明第二實施方案的第一實施的示意圖。在該 實施方案中，初級保護器件304耦連在輸入焊盤230和Vss (例如接 地)之間，并為源電阻器225提供泵電流。在圖6所示的實施中，保 護電路是包括觸發(fā)二極管602和SCR 604的二極管觸發(fā)SCR (DTSCR) 。 SCR 604包括一對晶體管606和608以及以常規(guī)方式 布置的電阻器610，以將柵電壓箝制到柵氧化物的擊穿電壓以下的水 平。在2004年7月27日發(fā)布的共同轉(zhuǎn)讓美國專利6，768，616中公開 這種DTSCR。 一旦在ESD事件中DTSCR 304被鎖住，在SCR 604 的P阱和N阱中內(nèi)部產(chǎn)生電勢。對于G2觸發(fā)的元件(連接到G2 N 阱的二極管觸發(fā)器鏈)，可通過使用SCR門Gl接進該電勢。當該 電勢施加到有危險的NMOS晶體管204的內(nèi)部源214時，獲得有效 柵/源電勢的顯著減小。
圖7描繪圖3的本發(fā)明第二實施方案的第二實施的示意圖。在該 實施方案中，由耦連輸入焊盤230的二極管鏈702通過Gl觸發(fā) DTSCR 604。在該情況中，源泵信號來自"隔離"N阱(即SCR G2)。在ESD事件期間，N阱中產(chǎn)生的電勢大約對應(yīng)于跨越SCR 的總電壓降的一半。當該電壓施加到有危險的NMOS晶體管204的
內(nèi)部源214時，獲得有效柵/源電勢的顯著減小。
其他源泵配置也是可能的。例如，跟ESD電路通路中的源電阻 器協(xié)作，將NMOS型ESD電路應(yīng)用為初級保護。NMOS保護的該 源電阻器在ESD事件期間提供電壓降(Rsxlesd)，這可以施加到 MOS輸入級的內(nèi)部源214上，從而減小有效柵-源電壓。
圖8描繪本發(fā)明的第三實施方案的框圖。該實施方案的一般概念 是由于在ESD期間流過柵-源氧化物的隧穿電流在內(nèi)部源節(jié)點處建立 電勢增加，而不使用任何外部泵電流。但是，功能設(shè)計的先決條件是 源串聯(lián)806/808可以從相對低歐姆的正常工作狀態(tài)(Rs~10 ft)切換 到高歐姆的ESD值(Rs ~ k ft )。合適的Rs元件806/808以及控制 電路802/804是必須的。控制電路802/804探測ESD事件并將主動 Rs器件806/808轉(zhuǎn)到高電阻ESD模式，從而增加內(nèi)部源電壓并允許 更高的ESD柵電壓Vg。
圖9描繪圖8中所示的本發(fā)明第三實施方案的第一實施。正常導(dǎo) 通的PMOS晶體管902跟NMOS輸入晶體管204串聯(lián)。包括串聯(lián)二 極管鏈904和電阻器906的控制電路802用作ESD事件探測器。控 制電路802耦連在輸入焊盤230和Vss之間。二極管鏈904和電阻器 906之間的接合點耦連到晶體管902的柵，使得在ESD應(yīng)力條件期 間控制電路802退激活PMOS晶體管902。內(nèi)部源偏置(對應(yīng)于 ESD設(shè)計窗口的增加)基本上跟隨PMOS晶體管柵電壓Vs~Vg + Vth (PMOS)。但是由于正常工作期間跨越PMOS晶體管的Vth電 壓降，該技術(shù)僅適用于特定模擬電路。
圖10的電路1000表示圖8的本發(fā)明第三實施方案的第二實施。 電路1000利用NMOS串聯(lián)晶體管1002 (通常已給出)代替PMOS 晶體管902。該電路1000不顯示該缺點，因此普遍適用。在正常工 作條件下，二極管串卯4不傳導(dǎo)電流。因此，晶體管1004的柵是低 的，并且晶體管不導(dǎo)通。電阻器1006將VoD耦連上晶體管IO(H。因 為晶體管1004不導(dǎo)通，晶體管1002的柵是高的，這使得晶體管 1002處于低歐姆狀態(tài)，也就是通過低歐姆通路將源214耦連上Vss。
一旦ESD事件發(fā)生，在輸入節(jié)點230處的電壓將促使二極管串 904開始導(dǎo)通，從而促使電流流過電阻器906?？缭诫娮杵?06的電 壓將晶體管1004的柵拉到高狀態(tài)，這激活晶體管1004。當晶體管 1004導(dǎo)通時，它將晶體管1002的柵拉到低狀態(tài)。晶體管1002切換 到高歐姆狀態(tài)，這升高源214上的電勢。
在隔離P阱技術(shù)(例如具有深N阱的三阱或絕緣體上硅 (SOI))的情況中，上述提供的相同技術(shù)可以用來在ESD應(yīng)力期 間將體泵浦到較高電勢。因此，有效柵-體擊穿電壓可以跟柵-源擊穿
電壓同時增加。如果氧化物擊穿行為不遵循趨勢BVox (GB) >BVox (GS)時，這特別有利。為了執(zhí)行體泵浦，阻抗電路耦連在晶體管 的體和地面之間，并且泵浦電路耦連在焊盤和阻抗之間。通過將由于 ESD事件的來自焊盤的電信號分流到阻抗上，建立跨越阻抗的電 勢，從而降低當不使用體阻抗電路時由ESD事件產(chǎn)生的柵-體電壓。 阻抗電路可以是一個或多個電阻器、電容器或電感器的組合。可以使 用體泵，而沒有源泵；但是最后在組合中使用它們。
在前述實施方案的任一種中，源阻抗電路2"/224可以是復(fù)阻 抗。圖14描繪具有跟源電阻器Rs 223并聯(lián)的源電容器Cs 1402的電 路1400的框圖。電容器Cs的目的在于將電阻器自然引入的RF噪聲 分流到地中。這種噪聲源會增加電路的噪聲指數(shù)，并降低低噪聲RF 應(yīng)用(例如LNA)的性能。
對于人體模型(HBM)和快速帶電器件模型(CDM)應(yīng)力情況 中典型的ESD頻率，對于Cs-2.5 pF，從而導(dǎo)致阻抗1/(coesd'Cs)的 計算例子
HBM (持續(xù)時間T ~ 100 ns ) : Zs ~ 8 kft CDM (持續(xù)時間T~lns) : Zs ~ 80 ft
在即使快速CDM應(yīng)力頻率期間，并聯(lián)電容器保持足夠高的阻 抗，使得可以保證功能ASP電壓積聚。
使用復(fù)阻抗Zs的另一種實施方案可以利用電感器，有時它已經(jīng) 在單片匹配目的的RF電路中存在。
描述為圖15中的電路1500的本發(fā)明的另一種實施方案將圖2的 ASP電路技術(shù)跟使用在焊盤230 (初級保護電路206/208)和次級保 護器件(ASP 226/228)之間的隔離電阻器1502的pi型箝制概念組 合。在這里，ASP技術(shù)也用作次級箝制?？缭絉iso 1502的額外電壓 降將進一步緩和ESD設(shè)計窗口 。
雖然前述涉及本發(fā)明的實施方案，是可以作出本發(fā)明的其他和更 多實施方案，而不背離其基本范圍，并且其范圍由下面的權(quán)利要求確 定。
權(quán)利要求
1. 一種用于保護具有至少第一端、第二端以及第三端的晶體管的靜電放電(ESD)保護電路，包括:保護電路，從第一端耦連到第二端，通過響應(yīng)于在第一端上發(fā)生的ESD事件調(diào)節(jié)第二端的電勢水平，限制第一端和第二端之間的電壓。
2. 根據(jù)權(quán)利要求1的ESD保護電路，其中保護電路包括 泵電路；阻抗電路，從第二端耦連到第一電勢，其中響應(yīng)于第一端上發(fā)生 的ESD事件，所述泵電路將電信號施加到阻抗電路上。
3. 根據(jù)權(quán)利要求1的ESD保護電路，還包括 從晶體管的第 一端耦連到第 一 電勢的初級保護電路。
4. 根據(jù)權(quán)利要求2的ESD保護電路，其中阻抗電路包括電阻、 電容和電感的至少之一。
5. 根據(jù)權(quán)利要求2的ESD保護電路，其中阻抗電路包括跟電容 器和電感器的至少之一并聯(lián)的電阻器。
6. 根據(jù)權(quán)利要求2的ESD保護電路，其中阻抗電路包括至少一 個有源器件。
7. 根據(jù)權(quán)利要求2的ESD保護電路，其中泵電路包括多個串聯(lián) 二極管。
8. 根據(jù)權(quán)利要求2的ESD保護電路，其中泵電路是二極管觸發(fā)SCR。
9. 根據(jù)權(quán)利要求2的ESD保護電路，其中阻抗電路包括具有可 控阻抗值的可變阻抗元件。
10. 根據(jù)權(quán)利要求2的ESD保護電路，還包括耦連在輸入端和 晶體管的第一端之間的隔離電阻器。
11. 根據(jù)權(quán)利要求1的ESD保護電路，其中第一端是柵極，第 二端是源極，并且第三端是漏極。
12. 根據(jù)權(quán)利要求1的ESD保護電路，其中第二端是晶體管的體。
13. —種用于保護包括至少具有第一端、第二端和第三端的第一 晶體管以及至少具有第一端、第二端和第三端的第二晶體管的晶體管 電路的靜電放電(ESD)保護電路，其中第一晶體管的第三端耦連到 第二晶體管的第三端，并且第一晶體管的第一端耦連到第二晶體管的第一端，包括第一保護電路，從第一晶體管的第一端耦連到第一晶體管的第二 端，通過響應(yīng)于在第一晶體管的第一端上發(fā)生的ESD事件調(diào)節(jié)第一 晶體管的第二端的電勢水平，限制笫一晶體管的第一端和第二端之間 的電壓；以及第二保護電路，從第二晶體管的第一端耦連到第二晶體管的第二 端，通過響應(yīng)于在第二晶體管的第一端上發(fā)生的ESD事件調(diào)節(jié)第二 晶體管的第二端的電勢水平，限制第二晶體管的第一端和第二端之間 的電壓。
14. 根據(jù)權(quán)利要求13的ESD電路，其中第一和第二晶體管是 NMOS或PMOS的至少之一。
15. 根據(jù)權(quán)利要求13的ESD保護電路，其中第一保護電路包括第一泵電路；第一阻抗電路，從第一晶體管的第二端耦連到第一電勢，其中響 應(yīng)于ESD事件，所述第一泵電路將電信號施加到第一阻抗電路； 其中第二保護電路包括第二泵電路；以及第二阻抗電路，從第二晶體管的第二端耦連到第二電勢，其中響 應(yīng)于ESD事件，所述第二泵電路將電信號施加到第二阻抗電路。
16. 根據(jù)權(quán)利要求13的ESD保護電路，還包括 第一初級保護電路，從第一晶體管的第一端耦連到第一電勢；以及第二初級保護電路，從第二晶體管的第一端耦連到第二電勢。
17. 根據(jù)權(quán)利要求15的ESD保護電路，其中第一和第二阻抗電 路每個包括電阻、電容和電感的至少之一。
18. 根據(jù)權(quán)利要求15的ESD保護電路，其中第一和第二阻抗電 路每個包括跟電容器和電感器的至少之一并聯(lián)的電阻器。
19. 根據(jù)權(quán)利要求15的ESD保護電路，其中第一和笫二阻抗電 路的至少之一包括有源器件。
20. 根據(jù)權(quán)利要求15的ESD保護電路，其中第一和第二泵電路 每個包括多個串聯(lián)的二極管。
21. 根據(jù)權(quán)利要求15的ESD保護電路，其中第一和第二泵電路 包括二極管觸發(fā)SCR。
22. 根據(jù)權(quán)利要求15的ESD保護電路，其中第一和第二阻抗電 路每個包括具有可控阻抗值的可變阻抗元件。
23. 根據(jù)權(quán)利要求15的ESD保護電路，還包括耦連在輸入端與 第一和第二晶體管的第一端之間的隔離電阻器。
24. 根據(jù)權(quán)利要求13的ESD保護電路，其中第一和笫二晶體管 兩者的第一端是柵極，第一和第二晶體管兩者的的第二端是源極，并 且第一和第二晶體管兩者的第三端是漏極。
25. —種針對ESD事件保護電路的方法，包括 響應(yīng)于在晶體管的第一端上發(fā)生的ESD事件激活泵； 將來自泵的電信號施加到阻抗上，以增加晶體管的第二端上的電勢水平。
26. 根據(jù)權(quán)利要求25的方法，其中第一端是晶體管的柵極，并 且第二端是晶體管的源極或體的至少之一。
全文摘要
一種提供電路的ESD事件保護的方法及裝置，它在ESD事件期間使用源或體泵增加體和/或源電勢水平。裝置包括響應(yīng)于ESD事件通過調(diào)節(jié)第二端上的電勢水平限制在晶體管的兩個端之間形成的電壓的保護電路。
文檔編號H02H3/20GK101385214SQ200580013669
公開日2009年3月11日 申請日期2005年3月23日 優(yōu)先權(quán)日2004年3月23日
發(fā)明者凱恩·G·M·維哈格, 巴特·柯賓斯, 弗雷德里克·M·D·德蘭特爾, 本杰明·萬卡普, 約翰·阿爾梅, 菲利普·C·喬茲維克, 馬庫斯·P·梅格 申請人:沙諾夫公司