專利名稱：用于dc－dc變換器的控制電路和控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于比較器控制型DC-DC變換器的控制電路和控制方法，更具體而言，涉及主開(kāi)關(guān)晶體管的開(kāi)關(guān)控制方法和操作頻率的控制方法。
背景技術(shù)：
有一種比較器控制PFM型DC-DC變換器，其中作為一種能夠?qū)ω?fù)載水平的快速變化作出高速響應(yīng)的控制系統(tǒng)，DC-DC變換器的輸出電壓被與參考電壓相比較，從而進(jìn)行主開(kāi)關(guān)晶體管的導(dǎo)通/關(guān)斷控制。
附帶地，作為上述的相關(guān)技術(shù)，公開(kāi)了日本未審查專利申請(qǐng)公布No.2005-518775和日本未審查專利申請(qǐng)公布No.2005-12868。

發(fā)明內(nèi)容
然而，在比較器控制PFM型DC-DC變換器中，振蕩頻率依賴于相關(guān)電路的時(shí)間常數(shù)以及相關(guān)負(fù)載的水平而波動(dòng)。因此，存在這樣的可能性當(dāng)操作多個(gè)DC-DC變換器時(shí)，由于操作頻率之間的差，開(kāi)關(guān)頻率之間的差會(huì)引起出現(xiàn)可聞噪聲。因此，該技術(shù)會(huì)產(chǎn)生問(wèn)題。另外，當(dāng)操作頻率波動(dòng)從而發(fā)生主開(kāi)關(guān)晶體管的同時(shí)導(dǎo)通/關(guān)斷操作時(shí)，輸入電源的脈動(dòng)電壓增加。這也會(huì)引起問(wèn)題。這些問(wèn)題都是系統(tǒng)不希望出現(xiàn)的現(xiàn)象。
為了解決以上背景技術(shù)中所涉及的問(wèn)題中的至少一個(gè)問(wèn)題，提出了本發(fā)明，本發(fā)明的一個(gè)目的是提供一種DC-DC變換器控制電路和DC-DC變換器控制方法，這兩者都能防止發(fā)生由于開(kāi)關(guān)頻率之間的差引起的可聞噪聲，并防止由于主開(kāi)關(guān)晶體管的同時(shí)導(dǎo)通/關(guān)斷操作而引起的輸入電源脈動(dòng)電壓的增加。
為了實(shí)現(xiàn)上述目的，提供了一種DC-DC變換器控制電路，包括第一比較器，其比較輸出電壓與第一參考電壓，并且檢測(cè)輸出電壓與第一參考電壓相交的情形以輸出檢測(cè)信號(hào)；觸發(fā)器，其控制主開(kāi)關(guān)晶體管，并且根據(jù)輸出信號(hào)，從第一狀態(tài)轉(zhuǎn)變?yōu)榈诙顟B(tài)；相位比較器，其檢測(cè)從外部輸入的相位參考信號(hào)和檢測(cè)信號(hào)之間的相位差，并且輸出對(duì)應(yīng)于相位差的相位差信號(hào)；以及延遲電路，其連接在觸發(fā)器電路的輸出和輸入之間，并且被輸入了相位差信號(hào)，從而在檢測(cè)信號(hào)的相位比相位參考信號(hào)的相位領(lǐng)先的情形中，在已經(jīng)向在觸發(fā)器從第一狀態(tài)轉(zhuǎn)變?yōu)榈诙顟B(tài)時(shí)從觸發(fā)器輸入的轉(zhuǎn)變信號(hào)施加了與領(lǐng)先的相位量相應(yīng)增大的滯后時(shí)間量之后，延遲電路將被施加了滯后時(shí)間量的轉(zhuǎn)變信號(hào)輸出到觸發(fā)器；而在檢測(cè)信號(hào)的相位比相位參考信號(hào)的相位滯后的情形中，在已經(jīng)向轉(zhuǎn)變信號(hào)施加了與滯后的相位量相應(yīng)減小的滯后時(shí)間量之后，延遲電路將被施加了滯后時(shí)間量的轉(zhuǎn)變信號(hào)輸出到觸發(fā)器；從而，與已被施加了滯后時(shí)間量的轉(zhuǎn)變信號(hào)被輸入相對(duì)應(yīng)的，觸發(fā)器從第二狀態(tài)轉(zhuǎn)變?yōu)榈谝粻顟B(tài)。
第一比較器檢測(cè)輸出電壓與第一參考電壓已經(jīng)相交的操作以輸出檢測(cè)信號(hào)。
有兩種情形，一種情形是檢測(cè)到輸出電壓變到低于第一參考電壓的定時(shí)，另一種情形是檢測(cè)到輸出電壓變到高于第一參考電壓的定時(shí)。觸發(fā)器電路根據(jù)檢測(cè)信號(hào)對(duì)主開(kāi)關(guān)晶體管執(zhí)行開(kāi)關(guān)控制。觸發(fā)器電路根據(jù)檢測(cè)信號(hào)從第一狀態(tài)轉(zhuǎn)變?yōu)榈诙顟B(tài)。相位比較器檢測(cè)從外部輸入的相位參考信號(hào)與檢測(cè)信號(hào)之間的相位差，并輸出對(duì)應(yīng)于該相位差的相位差信號(hào)。這里，相位參考信號(hào)可以例如是用于另一個(gè)DC-DC變換器的主開(kāi)關(guān)晶體管的控制信號(hào)，或者是從振蕩器輸出的時(shí)鐘信號(hào)。由于DC-DC變換器以對(duì)應(yīng)于電路的時(shí)間常數(shù)和負(fù)載水平的振蕩頻率進(jìn)行操作，因此檢測(cè)信號(hào)變?yōu)榫哂幸?guī)定周期值的信號(hào)。延遲電路連接在觸發(fā)器的輸出和輸入之間，從而輸入相位差信號(hào)。
在檢測(cè)信號(hào)的相位是檢測(cè)到輸出電壓變得低于第一參考電壓的定時(shí)的情形中，如果觸發(fā)器處于第一狀態(tài)，則主開(kāi)關(guān)晶體管被使得不導(dǎo)通。如果觸發(fā)器處于第二狀態(tài)，則主開(kāi)關(guān)晶體管被使得導(dǎo)通。這樣構(gòu)成了所謂的固定導(dǎo)通持續(xù)時(shí)間型比較器控制型DC-DC變換器。另一方面，在檢測(cè)信號(hào)是檢測(cè)到輸出電壓變得高于第一參考電壓的定時(shí)的情形中，如果觸發(fā)器處于第一狀態(tài)，則主開(kāi)關(guān)晶體管被使得導(dǎo)通。如果觸發(fā)器處于第二狀態(tài)，則主開(kāi)關(guān)晶體管被使得不導(dǎo)通。這樣構(gòu)成了所謂的固定關(guān)斷持續(xù)時(shí)間型比較器控制型DC-DC變換器。
在檢測(cè)信號(hào)比相位參考信號(hào)領(lǐng)先的情形中，判斷出檢測(cè)信號(hào)的周期比相位參考信號(hào)的周期短。因此，延遲電路在已經(jīng)向在觸發(fā)器從第一狀態(tài)轉(zhuǎn)變?yōu)榈诙顟B(tài)時(shí)從觸發(fā)器輸入的轉(zhuǎn)變信號(hào)施加了與領(lǐng)先的相位量相應(yīng)增大的滯后時(shí)間量之后，將向其施加了滯后時(shí)間量的轉(zhuǎn)變信號(hào)輸出到觸發(fā)器。與向其添加了滯后時(shí)間量的轉(zhuǎn)變信號(hào)被輸入相對(duì)應(yīng)的，觸發(fā)器從第二狀態(tài)轉(zhuǎn)變?yōu)榈谝粻顟B(tài)。因此，當(dāng)增大滯后時(shí)間量時(shí)，觸發(fā)器保持在第二狀態(tài)的持續(xù)時(shí)間延長(zhǎng)。在固定導(dǎo)通持續(xù)時(shí)間型DC-DC變換器中，當(dāng)?shù)诙顟B(tài)延長(zhǎng)時(shí)，因?yàn)橹鏖_(kāi)關(guān)晶體管處于導(dǎo)通的持續(xù)時(shí)間變長(zhǎng)，所以輸出電壓的增加量變大。然而，當(dāng)主開(kāi)關(guān)晶體管被使得不導(dǎo)通時(shí)，輸出電壓變得低于第一參考電壓的電平的時(shí)間量變長(zhǎng)。因此，檢測(cè)信號(hào)的周期變大。另外，類似地，在固定關(guān)斷持續(xù)時(shí)間型DC-DC變換器中，當(dāng)?shù)诙顟B(tài)延長(zhǎng)時(shí)，因?yàn)橹鏖_(kāi)關(guān)晶體管處于不導(dǎo)通的持續(xù)時(shí)間增加，所以輸出電壓的減小量變大。如果這樣的話，則由于當(dāng)主開(kāi)關(guān)晶體管被使得導(dǎo)通時(shí)，輸出電壓增加到第一參考電壓的電平的持續(xù)時(shí)間變長(zhǎng)，因此檢測(cè)信號(hào)的周期變長(zhǎng)。
另一方面，在檢測(cè)信號(hào)比相位參考信號(hào)滯后的情形中，判斷出檢測(cè)信號(hào)的周期比相位參考信號(hào)的周期長(zhǎng)。因此，延遲電路在已經(jīng)向轉(zhuǎn)變信號(hào)添加了與延遲的相位量相應(yīng)減小的滯后時(shí)間量之后，將轉(zhuǎn)變信號(hào)輸出到觸發(fā)器。如果滯后時(shí)間量減小，則觸發(fā)器處于第二狀態(tài)的持續(xù)時(shí)間縮短。在固定導(dǎo)通持續(xù)時(shí)間型DC-DC變換器中，如果第二狀態(tài)變短，則輸出電壓的增加量變小。由于此原因，檢測(cè)信號(hào)的周期變短。另外，在固定關(guān)斷持續(xù)時(shí)間型DC-DC變換器中，如果第二狀態(tài)很短，則輸出電壓的減小量變小。由于此原因，檢測(cè)信號(hào)的周期變短。
作為上述操作的結(jié)果，根據(jù)檢測(cè)信號(hào)和相位參考信號(hào)之間的相位差，執(zhí)行了用于調(diào)整檢測(cè)信號(hào)的周期的反饋控制。結(jié)果，可以使得相位參考信號(hào)的周期與檢測(cè)信號(hào)的周期一致，另外還獲得了使相位參考信號(hào)和檢測(cè)信號(hào)之間的相位差為零的滯后時(shí)間量。
結(jié)果，可以執(zhí)行這樣的控制，使得DC-DC變換器的振蕩頻率可以與相位參考信號(hào)的頻率一致。因此，可以防止由于相位參考信號(hào)的頻率和DC-DC變換器的振蕩頻率之間的差而引起的可聞噪聲的出現(xiàn)。另外，通過(guò)適當(dāng)?shù)卦O(shè)置相位參考信號(hào)的頻率，可以將DC-DC變換器的振蕩頻率控制在規(guī)定頻率值。
另外，作為結(jié)果，可以實(shí)現(xiàn)檢測(cè)信號(hào)和相位參考信號(hào)的同步。因此，例如，在利用相位參考信號(hào)和檢測(cè)信號(hào)執(zhí)行分別的DC-DC變換器的開(kāi)關(guān)控制的情形中，由于可以防止發(fā)生主開(kāi)關(guān)晶體管的同時(shí)“導(dǎo)通”/“關(guān)斷”操作，因此可以防止輸入電源脈動(dòng)電壓的增加。
本發(fā)明的以上和其他的目的和新穎特征將從下面結(jié)合附圖的詳細(xì)描述中變清楚。然而，應(yīng)當(dāng)理解，附圖僅是示例目的，并不應(yīng)當(dāng)作為對(duì)本發(fā)明的限定。


圖1是DC-DC變換器1和2的電路圖；圖2是相位比較器FC的電路圖；圖3是延遲電路DLY1的電路圖；圖4是延遲電路DLY2的電路圖；圖5是DC-DC變換器1和2的(第一幅)時(shí)序圖；圖6是DC-DC變換器1和2的(第二幅)時(shí)序圖；圖7是固定關(guān)斷持續(xù)時(shí)間型DC-DC變換器1a和2a的電路圖；圖8是DC-DC變換器1a至3a的電路圖；以及圖9是在使用振蕩器的情形中DC-DC變換器2的電路圖。
具體實(shí)施例方式
圖1是根據(jù)本發(fā)明的比較器型DC-DC變換器1和2的電路圖。DC-DC變換器1和2具有對(duì)于每個(gè)變換器來(lái)說(shuō)是公共的控制部分3。首先將說(shuō)明DC-DC變換器1的構(gòu)造。在圖1中，輸入電壓Vin連接到作為開(kāi)關(guān)元件的晶體管FET1的輸入端，扼流圈L1的輸入端連接到晶體管FET1的輸出端。從扼流圈L1的輸出端輸出輸出電壓Vout1。另外，控制部分3的輸出端DH1連接到晶體管FET1的控制端。作為同步整流開(kāi)關(guān)電路的晶體管FET2的輸入端接地，其輸出端連接到扼流圈L1的輸入端。另外，控制部分3的輸出端DL1連接到晶體管FET2的控制端。在扼流圈L1的輸出端和地之間連接有平滑電容器C1。扼流圈L1的輸出端連接到控制部分3的輸入端FB1。
在控制部分3中，在輸入端FB1和地之間，經(jīng)由節(jié)點(diǎn)N1串聯(lián)連接了電阻元件R1和R2。節(jié)點(diǎn)N1連接到電壓比較器COMP1的反相輸入端，參考電壓e1連接到其正相輸入端。電壓比較器COMP1的輸出信號(hào)FP1被輸入到觸發(fā)器FF1的置位輸入端S。觸發(fā)器FF1的正相輸出端Q1經(jīng)由控制部分3的輸出端DH1連接到主開(kāi)關(guān)晶體管FET1。另外，反相輸出端*Q1連接到輸出端DL1，并經(jīng)由延遲電路DLY1連接到觸發(fā)器FF1的復(fù)位輸入端R。向延遲電路DLY1輸入了輸出信號(hào)SQB1，并且從延遲電路DLY1輸出了滯后信號(hào)FR1。
下面將說(shuō)明DC-DC變換器2的構(gòu)造。DC-DC變換器2配備有相位比較器FC。延遲電路DLY1的輸出端連接到相位比較器FC的一個(gè)輸入端。也就是說(shuō)，輸入了延遲信號(hào)FR1。另外，電壓比較器COMP2的輸出端連接到相位比較器FC的另一個(gè)輸入端。即，輸入了輸出信號(hào)FP2。相位比較器FC的輸出端連接到延遲電路DLY2。因此，從相位比較器FC輸出的比較結(jié)果信號(hào)CONT被輸入到延遲電路DLY2。DC-DC變換器2的其他構(gòu)造與DC-DC變換器1的相同，因此這里省略其詳細(xì)說(shuō)明。
圖2中示出了相位比較器FC的構(gòu)造。相位比較器FC配備有相位檢測(cè)器21和積分部分22。相位檢測(cè)器21配備有觸發(fā)器11和12、與門AND1和AND2以及晶體管M1和M2。延遲信號(hào)FR1輸入到觸發(fā)器FF12的復(fù)位輸入端R，與門AND2的輸出端連接到置位輸入端S。從觸發(fā)器FF11的輸出端*Q輸出的信號(hào)φP和輸出信號(hào)FP2被輸入到與門AND2。從觸發(fā)器FF12的輸出端Q輸出信號(hào)φR。在電源電壓Vdd和地電壓Vss之間，連接有晶體管M1和M2。信號(hào)φP輸入到晶體管M1的柵極。信號(hào)φR輸入到晶體管M2的柵極。這兩個(gè)晶體管的漏極彼此相連，而其中間部位連接到積分部分22。積分部分22配備有電阻元件R1和電容器CI。從積分部分22輸出比較結(jié)果信號(hào)CONT。另外，由于觸發(fā)器FF11的連接關(guān)系與觸發(fā)器FF12的相同，因此省略其詳細(xì)說(shuō)明。
下面將利用圖3說(shuō)明延遲電路DLY1的構(gòu)造。DLY1配備有恒流電路CG、電容器C11、電壓比較器COMP11、參考電壓Vref和晶體管M15。恒流電路CG的輸出端、晶體管M15的漏極端和電容器C11的一端連接到電壓比較器COMP11的正相輸入端。晶體管M15的源極端接地，柵極端連接到反相輸出端*Q2。另外，參考電壓Vref輸入到電壓比較器COMP11的反相輸入端。從電壓比較器COMP11輸出延遲信號(hào)FR1。
下面將利用圖4說(shuō)明延遲電路DLY2的構(gòu)造。延遲電路DLY2配備有滯后時(shí)間控制電路31和滯后時(shí)間生成電路32。滯后時(shí)間控制電路31配備有電阻元件R11以及晶體管M11至M14。晶體管M11和M12，以及晶體管M13和M14分別構(gòu)成電流鏡電路。比較結(jié)果信號(hào)CONT輸入到電阻元件R11。另外，由于滯后時(shí)間生成電路32的構(gòu)造與圖3所示的延遲電路DLY1的構(gòu)造相同，因此這里省略其詳細(xì)說(shuō)明。
下面將說(shuō)明DC-DC變換器1和2是固定導(dǎo)通持續(xù)時(shí)間型情況下的操作?？紤]大負(fù)載并且DC-DC變換器的操作處于穩(wěn)定狀態(tài)的情形。首先將利用圖5的時(shí)序圖來(lái)說(shuō)明DC-DC變換器1的操作。要注意，盡管在圖5中，實(shí)際上在晶體管FET1和FET2的開(kāi)關(guān)操作和分壓值VN1(其是節(jié)點(diǎn)N1的電壓值)改變的定時(shí)之間存在相位偏移，但是為了便于說(shuō)明，假設(shè)不存在相位偏移。
圖1配備的控制部分3的電壓比較器COMP1將通過(guò)對(duì)DC-DC變換器1的輸出電壓Vout1分壓而獲得的分壓值VN1與參考電壓e1相比較，并且在分壓值VN1高于參考電壓e1時(shí)，輸出低電平信號(hào)。當(dāng)輸出電壓Vout低于參考電壓e1時(shí)，電壓比較器COMP1輸出高電平信號(hào)。當(dāng)在時(shí)刻t10(圖5)，分壓值VN1變得低于參考電壓e1時(shí)，電壓比較器COMP1輸出高電平輸出信號(hào)FP1，從而置位觸發(fā)器FF1。當(dāng)觸發(fā)器FF1被置位時(shí)，晶體管FET1導(dǎo)通，從而電流從輸入Vin經(jīng)由扼流圈L1被提供給負(fù)載，從而增大了DC-DC變換器1的輸出電壓Vout1。結(jié)果，分壓值VN1也增大(箭頭Y10)。
與觸發(fā)器FF1被帶入置位狀態(tài)相對(duì)應(yīng)的是，從反相輸出端*Q1輸出的輸出信號(hào)SQB1轉(zhuǎn)變?yōu)榈碗娖?。?dāng)?shù)碗娖捷敵鲂盘?hào)SQB1被輸入到延遲電路DLY1時(shí)，在經(jīng)過(guò)已由延遲電路DLY1確定的規(guī)定滯后時(shí)間段DT1之后，延遲信號(hào)FR1(其是高電平脈沖信號(hào))從延遲電路DLY1輸出(區(qū)域A1)。
這里將利用圖3說(shuō)明延遲電路DLY1的操作。延遲電路DLY1利用經(jīng)由恒流電路CG對(duì)電容器C11的充電時(shí)間量和經(jīng)由晶體管M15對(duì)電容器C11的放電時(shí)間量進(jìn)行操作，從而在從輸出信號(hào)SQB1的下降沿被輸入的時(shí)刻起經(jīng)過(guò)規(guī)定的滯后時(shí)間段之后，該延遲電路DLY1輸出延遲信號(hào)FR1(其是高電平脈沖信號(hào))。當(dāng)輸出信號(hào)SQB1具有高電平時(shí)，晶體管M15變得導(dǎo)通。并且恒流電路CG的電流i1完全流入晶體管M15，從而電壓比較器COMP11的正相輸入端被箝位到地電勢(shì)。因此，從電壓比較器COMP11輸出的延遲信號(hào)FR1被帶入到低電平狀態(tài)。當(dāng)在時(shí)刻t10，輸出信號(hào)SQB1從高電平轉(zhuǎn)變?yōu)榈碗娖綍r(shí)，由于晶體管M15關(guān)斷，因此恒流電路CG的電流i 1對(duì)電容器C11充電。由于電容器C11的電壓根據(jù)從恒流電路流入的i1和由電容器C11的時(shí)間常數(shù)確定的持續(xù)時(shí)間而增大，因此在電容器C11的電壓變得等于或高于參考電壓Vref之前需要規(guī)定的時(shí)間量。因此，在電容器C11的電壓保持低于參考電壓Vref的時(shí)間段期間，電壓比較器COMP11輸出低電平延遲信號(hào)FR1。并且當(dāng)在時(shí)刻t11，電容器C11的電壓已經(jīng)變得等于或高于參考電壓Vref時(shí)，電壓比較器COMP11輸出高電平延遲信號(hào)FR1(區(qū)域A1)。
并且在時(shí)刻t11，與輸出信號(hào)SQB1的上升沿相對(duì)應(yīng)的，晶體管M15導(dǎo)通。然后，恒流電路CG的電流全部流入晶體管M15，同時(shí)，電容器C11的電荷被放電。由于此原因，電壓比較器COMP11的反相輸入被箝位到地電勢(shì)。此時(shí)，由于晶體管M15的導(dǎo)通電阻足夠低，因此電容器C11被立即放電。因此，在這之后幾乎沒(méi)有時(shí)間延遲，電壓比較器COMP11的反相輸入被箝位到地電勢(shì)。因此，延遲信號(hào)FR1轉(zhuǎn)變?yōu)榈碗娖降男盘?hào)。結(jié)果，獲得了延遲信號(hào)FR1(其是高電平脈沖信號(hào))。
結(jié)果可以看出，從輸出信號(hào)SQB1的下降沿被輸入的時(shí)刻起，在經(jīng)過(guò)由從恒流電路流入的電流i1和電容器C11的時(shí)間常數(shù)確定的滯后時(shí)間段DT1之后，延遲電路DLY1輸出延遲信號(hào)FR1(其是高電平脈沖信號(hào))。
當(dāng)高電平延遲信號(hào)FR1被輸入到觸發(fā)器FF1的復(fù)位輸入端R時(shí)，觸發(fā)器FF1被帶回復(fù)位狀態(tài)，從而晶體管FET1關(guān)斷，晶體管FET2導(dǎo)通。結(jié)果，已經(jīng)存儲(chǔ)在扼流圈L1中的能量經(jīng)由晶體管FET2被提供給負(fù)載。并且，流入扼流圈L1的電流隨著能量的釋放逐漸減小，DC-DC變換器1的輸出電壓Vout1也逐漸減小。因此，分壓值VN1也開(kāi)始減小(箭頭Y11)。并且當(dāng)在時(shí)刻t12，分壓值VN1變得低于參考電壓e1時(shí)，電壓比較器COMP1輸出高電平信號(hào)，結(jié)果觸發(fā)器FF1被再次置位。通過(guò)重復(fù)執(zhí)行上述操作，分壓值VN1被控制在規(guī)定范圍RG1內(nèi)。
此時(shí)，在輸入Vin、DC-DC變換器1的輸出電壓Vout1、持續(xù)時(shí)間Ton(晶體管FET1導(dǎo)通的持續(xù)時(shí)間)和持續(xù)時(shí)間Toff(晶體管FET1關(guān)斷的持續(xù)時(shí)間)之間，建立了下面的關(guān)系式。
Vout1＝Ton/(Ton+Toff)×Vin ...式(1)下面將利用圖5的時(shí)序圖說(shuō)明DC-DC變換器2的操作。首先將說(shuō)明輸出信號(hào)FP2的相位比延遲信號(hào)FR1的相位滯后的情形。為了便于說(shuō)明，將說(shuō)明這樣的情形在時(shí)刻t11，與輸出信號(hào)FP2的上升沿相對(duì)應(yīng)的相位(區(qū)域A2)和與延遲信號(hào)FR1的上升沿相對(duì)應(yīng)的相位(區(qū)域A1)彼此一致，而在時(shí)刻t14，與輸出信號(hào)FP2的上升沿相對(duì)應(yīng)的相位(區(qū)域A4)比與延遲信號(hào)FR1的上升沿相對(duì)應(yīng)的相位(區(qū)域A3)滯后。
當(dāng)在圖5中的時(shí)刻t11，分壓值VN2(其是節(jié)點(diǎn)N2的電壓值)變得低于參考電壓e2時(shí)，電壓比較器COMP2輸出高電平輸出信號(hào)FP2以置位觸發(fā)器FF2(區(qū)域A2)。當(dāng)觸發(fā)器FF2被置位時(shí)，晶體管FET3導(dǎo)通，電流從輸入Vin經(jīng)由扼流圈L2被提供給負(fù)載，結(jié)果分壓值VN2增大(箭頭Y13)。
另外，與觸發(fā)器FF2被帶入置位狀態(tài)相對(duì)應(yīng)的，從反相輸出端*Q2輸出的輸出信號(hào)SQB2轉(zhuǎn)變?yōu)榈碗娖叫盘?hào)。當(dāng)具有低電平的輸出信號(hào)SQB2被輸入到延遲電路DLY2時(shí)，在經(jīng)過(guò)由延遲電路DLY2確定的規(guī)定滯后時(shí)間量DT2之后，延遲信號(hào)FR2(其是高電平脈沖信號(hào))被從延遲電路DLY2輸出(區(qū)域A5)。
當(dāng)高電平延遲信號(hào)FR2被輸入到觸發(fā)器FF2的復(fù)位輸入端R時(shí)，觸發(fā)器FF2被帶回復(fù)位狀態(tài)，從而晶體管FET3關(guān)斷，另一方面，晶體管FET4導(dǎo)通。結(jié)果，已經(jīng)存儲(chǔ)在扼流圈L2中的能量經(jīng)由晶體管FET2被提供給負(fù)載。并且流入扼流圈L2的電流隨著能量的釋放逐漸減小，分壓值VN2也開(kāi)始減小(箭頭Y14)。并且在時(shí)刻t14，分壓值VN2變得低于參考電壓e2，輸出信號(hào)FP2被輸出(區(qū)域A4)。
此時(shí)，輸出信號(hào)FP2的上升沿的周期TT2變得長(zhǎng)于延遲信號(hào)FR1的上升沿的周期TT1。即，在DC-DC變換器1和2之間出現(xiàn)了振蕩頻率的差。結(jié)果，可能出現(xiàn)由該頻率差引起的可聞噪聲(audible noise)，這會(huì)帶來(lái)問(wèn)題。另外，由于不可能在輸出信號(hào)FP1和FP2之間建立同步，因此也不可能防止在晶體管FET1和FET3之間發(fā)生同時(shí)的導(dǎo)通/關(guān)斷操作。結(jié)果，例如存在輸入電源脈動(dòng)電壓增大的風(fēng)險(xiǎn)，即，存在發(fā)生系統(tǒng)所不希望發(fā)生的現(xiàn)象的風(fēng)險(xiǎn)。這會(huì)帶來(lái)問(wèn)題。下面將說(shuō)明配備用于解決上述問(wèn)題的相位比較器FC。
圖2中示出了相位比較器FC的電路構(gòu)造。當(dāng)輸出信號(hào)FP2的上升沿的輸入定時(shí)比延遲信號(hào)FR1的上升沿的輸入定時(shí)快時(shí)，相位比較器FC判斷出是輸出信號(hào)FP2的相位領(lǐng)先。這種情況下，與領(lǐng)先的相位量相對(duì)應(yīng)的，判斷出輸出信號(hào)FP2的上升沿的周期比延遲信號(hào)FR1的上升沿的周期短。另一方面，當(dāng)輸出信號(hào)FP2的上升沿的輸入定時(shí)比延遲信號(hào)FR1的上升沿的輸入定時(shí)滯后時(shí)，相位比較器FC判斷出是輸出信號(hào)FP2的相位滯后。這種情況下，與滯后的相位量相對(duì)應(yīng)的，判斷出輸出信號(hào)FP2的上升沿的周期比延遲信號(hào)FR1的上升沿的周期長(zhǎng)。
在時(shí)刻t13，高電平延遲信號(hào)FR1和高電平信號(hào)*φR被輸入到與門AND1(圖2)。因此，從與門AND1輸出的高電平信號(hào)被輸入到觸發(fā)器FF11的置位輸入端S。因而，觸發(fā)器FF11被置位，從而信號(hào)φP轉(zhuǎn)變?yōu)榈碗娖叫盘?hào)(箭頭Y16)。
隨后在時(shí)刻t14，相位被相對(duì)于延遲信號(hào)FR1滯后了時(shí)間段P1的高電平輸出信號(hào)FP2被輸入到觸發(fā)器FF11的復(fù)位輸入端R。因此，觸發(fā)器FF11被復(fù)位，從而信號(hào)φP轉(zhuǎn)變?yōu)楦唠娖叫盘?hào)(箭頭Y17)。結(jié)果，通過(guò)觸發(fā)器FF11的操作，能夠產(chǎn)生信號(hào)φP，其是負(fù)脈沖信號(hào)，并且與時(shí)間段P1具有相同的持續(xù)時(shí)間，其中時(shí)間段P1是輸出信號(hào)FP2相對(duì)于延遲信號(hào)FR1的滯后的相位量。在信號(hào)φP處于低電平信號(hào)狀態(tài)的時(shí)間段期間，從相位檢測(cè)部分21輸出的PMW信號(hào)DO具有高電平。即，當(dāng)輸出信號(hào)FP2的相位比延遲信號(hào)FR1的相位滯后時(shí)，相位檢測(cè)部分21充當(dāng)輸出高電平信號(hào)的PWM電路，高電平信號(hào)的持續(xù)時(shí)間對(duì)應(yīng)于相位差的長(zhǎng)度。
與在時(shí)間段P1中高電平PMW信號(hào)DO被輸入這一現(xiàn)象相對(duì)應(yīng)的，積分部分22的電容器CI被充電。因此，與晶體管M1的導(dǎo)通持續(xù)時(shí)間相對(duì)應(yīng)的，作為積分部分22的輸出的比較結(jié)果信號(hào)CONT的電壓值增大。結(jié)果，在積分部分22中，執(zhí)行了對(duì)PMW信號(hào)DO積分并取出作為電壓正比于PWM信號(hào)的比較結(jié)果信號(hào)CONT的操作。比較結(jié)果信號(hào)CONT被輸入到延遲電路DLY2(圖4)。
接著將利用圖4說(shuō)明延遲電路DLY2的操作。延遲電路DLY2是這樣的電路，其在從輸出信號(hào)SQB2的下降沿被輸入的時(shí)刻起經(jīng)過(guò)規(guī)定的滯后時(shí)間段之后，輸出延遲信號(hào)FR2(其是高電平脈沖信號(hào))。比較結(jié)果信號(hào)CONT被輸入到延遲電路DLY2的滯后時(shí)間控制電路31。正比于比較結(jié)果信號(hào)CONT的電流i2流入晶體管M11。由于晶體管M11和M12是電流鏡電路，因此電流i2也流入晶體管M12。由于流經(jīng)晶體管M12的電流和流經(jīng)晶體管M13的電流相同，因此電流i2也流經(jīng)晶體管M13，并且由于晶體管M13和M14是電流鏡電路，因此電流i2也流經(jīng)晶體管M14。由于晶體管M14與恒流電路CG并聯(lián)連接，因此對(duì)延遲電路的電容器C11充電的電流變?yōu)楹懔麟娐稢G的電流i1和電流i2的總和。因此，與比較結(jié)果信號(hào)CONT的電壓值成正比的向電容器C11中充電的持續(xù)時(shí)間變短。從上可見(jiàn)，當(dāng)比較結(jié)果信號(hào)CONT的電壓值增大時(shí)，滯后時(shí)間量變短，而當(dāng)該電壓值減小時(shí)，滯后時(shí)間量變長(zhǎng)。
如前所述，在時(shí)刻t14，與時(shí)間段P1相對(duì)應(yīng)的，比較結(jié)果信號(hào)CONT的電壓值比時(shí)刻t11的高。因此，與比較結(jié)果信號(hào)CONT的電壓值增大相對(duì)應(yīng)的，由延遲電路DLY2施加到延遲信號(hào)FR2上的滯后時(shí)間量被從滯后時(shí)間量DT2縮短為滯后時(shí)間量DT2a。
當(dāng)滯后時(shí)間量從DT2減小為DT2a時(shí)，觸發(fā)器FF2被置位的時(shí)間段被縮短，結(jié)果輸出電壓Vout2的增加量變小。如果這種情況發(fā)生，則由于在分壓值VN2減小至參考電壓e2之前持續(xù)的時(shí)間段縮短，因此輸出信號(hào)FP2的上升沿的周期變短，從周期TT2變?yōu)門T2a。即，如果與延遲信號(hào)FR1的相位相比，輸出信號(hào)FP2的相位相對(duì)滯后，則判斷出輸出信號(hào)FP2的周期TT2長(zhǎng)于延遲信號(hào)FR1的周期TT1。結(jié)果，執(zhí)行了對(duì)輸出信號(hào)FP2的周期的控制，與滯后相位量相對(duì)應(yīng)的，該周期從TT2縮短為TT2a。
結(jié)果，與輸出信號(hào)FP2和延遲信號(hào)FR1之間的相位差相對(duì)應(yīng)的，執(zhí)行了用于調(diào)節(jié)延遲電路DLY2中施加的滯后時(shí)間量的反饋控制。因而，在經(jīng)過(guò)規(guī)定時(shí)間段之后的時(shí)刻t16，獲得了滯后時(shí)間量DT2b，該滯后時(shí)間量DT2b使得延遲信號(hào)FR1的周期TT1與輸出信號(hào)FP2的周期TT2b彼此一致，并使得延遲信號(hào)FR1和輸出信號(hào)FP2之間的相位差為0。
另一方面，下面將利用圖6的時(shí)序圖說(shuō)明在輸出信號(hào)FP2的相位相對(duì)于延遲信號(hào)FR1的相位領(lǐng)先的情況下發(fā)生的DC-DC變換器2的操作。為了便于說(shuō)明，將說(shuō)明這樣的情形在時(shí)刻t21，輸出信號(hào)FP2的上升沿的相位(區(qū)域A12)和延遲信號(hào)FR1的上升沿的相位(區(qū)域A1)彼此一致，而在時(shí)刻t23，輸出信號(hào)FP2的上升沿的相位(區(qū)域A14)比延遲信號(hào)FR1的上升沿的相位(區(qū)域A3)領(lǐng)先。
當(dāng)在圖6的時(shí)刻t21，DC-DC變換器2的分壓值VN2變得低于參考電壓e2時(shí)，電壓比較器COMP2輸出高電平輸出信號(hào)FP2，以置位觸發(fā)器FF2(區(qū)域A12)。當(dāng)觸發(fā)器FF2被置位時(shí)，晶體管FET3導(dǎo)通，從而電流從輸入Vin經(jīng)由扼流圈L2被提供給負(fù)載，從而分壓值VN2上升(箭頭Y23)。
另外，與觸發(fā)器FF2被帶入置位狀態(tài)相對(duì)應(yīng)的，從反相輸出端*Q2輸出的輸出信號(hào)SQB2轉(zhuǎn)變?yōu)榈碗娖叫盘?hào)。當(dāng)?shù)碗娖捷敵鲂盘?hào)SQB2被輸入到延遲電路DLY2時(shí)，在經(jīng)過(guò)已由延遲電路DLY2確定的規(guī)定滯后時(shí)間量DT12之后，延遲信號(hào)FR2(其是高電平脈沖信號(hào))被從延遲電路DLY2輸出(區(qū)域A15)。
當(dāng)高電平延遲信號(hào)FR2被輸入到觸發(fā)器FF2的復(fù)位輸入端R時(shí)，觸發(fā)器FF2被帶回復(fù)位狀態(tài)，從而晶體管FET3變關(guān)斷，同時(shí)晶體管FET4變導(dǎo)通。然后，已經(jīng)存儲(chǔ)在扼流圈L2中的能量經(jīng)由晶體管FET4被提供給負(fù)載。并且，流入扼流圈L2的電流隨著能量的釋放逐漸減小，分壓值VN2也開(kāi)始減小(箭頭Y24)。并且在時(shí)刻t23，分壓值VN2變得低于參考電壓e2，從而輸出信號(hào)FP2被輸出(區(qū)域A14)。
此時(shí)，輸出信號(hào)FP2的上升沿的周期TT12與延遲信號(hào)FR1的上升沿的周期TT1相比變小。因此，在DC-DC變換器1和2之間出現(xiàn)振蕩頻率的差。
下面將說(shuō)明相位比較器FC的操作。在時(shí)刻t23，高電平輸出信號(hào)FP2和高電平信號(hào)*φP輸入到與門AND2(圖2)。因此，從與門AND2輸出的高電平信號(hào)被輸入到觸發(fā)器FF12的置位輸入端S。如果發(fā)生這種情況，則信號(hào)φR轉(zhuǎn)變?yōu)楦唠娖降男盘?hào)(箭頭Y26)。
接著，在時(shí)刻t24，相對(duì)于輸出信號(hào)FP2被滯后時(shí)間段P2的高電平延遲信號(hào)FR1被輸入到觸發(fā)器FF12的復(fù)位輸入端R。因此，信號(hào)φR轉(zhuǎn)變?yōu)榈碗娖降男盘?hào)(箭頭Y27)。結(jié)果，通過(guò)觸發(fā)器FF12的操作，可以產(chǎn)生這樣的信號(hào)φR其是時(shí)長(zhǎng)與時(shí)間段P2相等的正脈沖信號(hào)，其中時(shí)間段P2是所測(cè)得的從輸出信號(hào)FP2到延遲信號(hào)FR1的滯后相位量。在信號(hào)φR具有高電平的時(shí)間段期間，從相位檢測(cè)部分21輸出的PMW信號(hào)DO保持為低電平。即，相位檢測(cè)部分21充當(dāng)PWM電路，其在輸出信號(hào)FP2的相位比延遲信號(hào)FR1的相位領(lǐng)先時(shí)，輸出與時(shí)差量長(zhǎng)度相對(duì)應(yīng)的低電平信號(hào)。
與低電平PMW信號(hào)DO在時(shí)間量P2期間被輸入相對(duì)應(yīng)的，積分部分22的電容器CI被放電。因此，與晶體管M2的導(dǎo)通持續(xù)時(shí)間相對(duì)應(yīng)的，作為積分部分22的輸出的比較結(jié)果信號(hào)CONT的電壓值減小。比較結(jié)果信號(hào)CONT被輸入到延遲電路DLY2(圖4)。
接著，將利用圖4說(shuō)明延遲電路DLY2的操作。如前所述，與比較結(jié)果信號(hào)CONT的電壓值變低相對(duì)應(yīng)的，由延遲電路DLY2施加的滯后時(shí)間量延長(zhǎng)。因此，由延遲電路DLY2施加到延遲信號(hào)FR2上的滯后時(shí)間量被從滯后時(shí)間量DT12延長(zhǎng)到DT12a。因此，輸出信號(hào)FP2的上升沿的周期也從周期TT12延長(zhǎng)到TT12a。當(dāng)滯后時(shí)間量從DT12增大到DT12a時(shí)，觸發(fā)器FF2被保持置位狀態(tài)的持續(xù)時(shí)間延長(zhǎng)，從而輸出電壓Vout2的增加量變大。如果發(fā)生這種情況，則由于在分壓值VN2減小到參考電壓e2之前經(jīng)歷的持續(xù)時(shí)間變長(zhǎng)，因此輸出信號(hào)FP2的周期變長(zhǎng)，從周期TT12變?yōu)門T12a。即，當(dāng)輸出信號(hào)FP2的相位比延遲信號(hào)FR1的相位領(lǐng)先時(shí)，判斷出輸出信號(hào)FP2的周期TT12比延遲信號(hào)FR1的周期TT1短，從而與領(lǐng)先相位量相對(duì)應(yīng)的，執(zhí)行了使輸出信號(hào)FP2的周期變長(zhǎng)(從周期TT12變?yōu)門T12a)的控制。
結(jié)果，與輸出信號(hào)FP2和延遲信號(hào)FR1之間的相位差相對(duì)應(yīng)的，執(zhí)行了用于調(diào)整在延遲電路DLY2中施加的滯后時(shí)間量的反饋控制。結(jié)果，獲得了滯后時(shí)間量DT2b，該滯后時(shí)間量DT2b使得延遲信號(hào)FR1的周期TT1與輸出信號(hào)FP2的周期TT2b彼此一致，并使得延遲信號(hào)FR1和輸出信號(hào)FP2之間的相位差為0。
如上面詳細(xì)所述的，在根據(jù)本實(shí)施例的配備有控制部分3的DC-DC變換器中，執(zhí)行了與輸出信號(hào)FP2和延遲信號(hào)FR1之間的相位差相對(duì)應(yīng)地調(diào)整輸出信號(hào)FP2的周期的反饋控制，結(jié)果，可以執(zhí)行使得比較器控制型DC-DC變換器2的振蕩頻率與DC-DC變換器1的振蕩頻率相一致的控制。因此，可以防止出現(xiàn)由開(kāi)關(guān)頻率之間的差而引起的可聞噪聲。
另外，作為其結(jié)果，還可以在DC-DC變換器1的晶體管FET1的關(guān)斷定時(shí)和DC-DC變換器2的晶體管FET3的導(dǎo)通定時(shí)之間建立同步。因此，可以防止出現(xiàn)主開(kāi)關(guān)晶體管之間的同時(shí)的導(dǎo)通/關(guān)斷現(xiàn)象，從而可以防止輸入電源脈動(dòng)電壓的增加。
附帶地，本發(fā)明并不限于上述實(shí)施例，而是可允許在不脫離本發(fā)明的主題的前提下進(jìn)行各種變化和修改。在該實(shí)施例中，盡管已經(jīng)說(shuō)明了固定導(dǎo)通持續(xù)時(shí)間型比較器控制型DC-DC變換器的情形，但是本發(fā)明并不限于該實(shí)施例的模式。也可以將本發(fā)明應(yīng)用于固定關(guān)斷持續(xù)時(shí)間型比較器控制型DC-DC變換器的情形。圖7中示出了所應(yīng)用的電路示例。下面將說(shuō)明DC-DC變換器1a的構(gòu)造。節(jié)點(diǎn)N1連接到電壓比較器COMP1的正相輸入端，而另一方面，參考電壓e1連接到其反相輸入端。電壓比較器COMP1的輸出信號(hào)FP1被輸入到觸發(fā)器FF1的復(fù)位輸入端R。另外，正相輸出端Q1連接到輸出端DH1，同時(shí)，端子Q1經(jīng)由延遲電路DLY1a連接到觸發(fā)器FF1的置位輸入端S。
現(xiàn)在將說(shuō)明DC-DC變換器2a的構(gòu)造。DC-DC變換器2a配備有相位比較器FC。從相位比較器FC輸出的比較結(jié)果信號(hào)CONT被輸入到延遲電路DLY2a。附帶地，由于其他構(gòu)造與圖1中所示的DC-DC變換器1、2的相同，因此這里省略其詳細(xì)描述。
當(dāng)DC-DC變換器1a的分壓值VN1變得高于參考電壓e1時(shí)，電壓比較器COMP1輸出高電平輸出信號(hào)FP1，從而復(fù)位觸發(fā)器FF1。當(dāng)觸發(fā)器FF1被復(fù)位時(shí)，晶體管FET1被帶入關(guān)斷狀態(tài)，從而存儲(chǔ)在扼流圈L1中的能量經(jīng)由晶體管FET2被提供給負(fù)載。并且，流經(jīng)扼流圈L1的電流隨著能量的釋放逐漸減小，DC-DC變換器1的輸出電壓Vout1也逐漸減小。結(jié)果，分壓值VN1也開(kāi)始減小。另外，由于觸發(fā)器FF1被復(fù)位，輸出信號(hào)SQB1a從高電平轉(zhuǎn)變?yōu)榈碗娖?。在從輸出信?hào)SQB1a的下降沿輸入的時(shí)刻起經(jīng)過(guò)規(guī)定時(shí)間量后，延遲電路DLY1a輸出延遲信號(hào)FR1(其是高電平脈沖信號(hào))。因此，觸發(fā)器FF1被延遲信號(hào)FR1帶入到置位狀態(tài)。如果發(fā)生這種情況，則DC-DC變換器1a的分壓值VN1再次變大，從而當(dāng)以后其電平變得高于參考電壓e1的電平時(shí)，電壓比較器COMP1輸出電平為高的輸出信號(hào)FP1，從而復(fù)位觸發(fā)器FF1。通過(guò)重復(fù)執(zhí)行該操作，構(gòu)成了固定關(guān)斷持續(xù)時(shí)間型DC-DC變換器。
同樣在延遲電路DLY2a中，與輸出信號(hào)FP2和延遲信號(hào)FR1之間的相位差相對(duì)應(yīng)地執(zhí)行了用于調(diào)整滯后時(shí)間量的反饋控制。結(jié)果，可以使得延遲信號(hào)FR1的周期與輸出信號(hào)FP2的周期彼此一致。另外，還可以在DC-DC變換器1a的晶體管FET1的導(dǎo)通定時(shí)和DC-DC變換器2a的晶體管FET3的關(guān)斷定時(shí)之間獲得同步。
盡管在該實(shí)施例中說(shuō)明了DC-DC變換器1和2的開(kāi)關(guān)定時(shí)彼此同步的情形，但是彼此同步的DC-DC變換器的數(shù)目并不限于兩個(gè)。即使DC-DC變換器的數(shù)目為三個(gè)或更多個(gè)，也可以在它們之間建立同步。下面將利用圖8說(shuō)明在有多于一個(gè)基于比較器控制的固定導(dǎo)通持續(xù)時(shí)間型DC-DC變換器的情形中執(zhí)行的操作?？刂撇糠?3b共用于DC-DC變換器1b至3b。DC-DC變換器2b配備有相位比較器FC2。從延遲電路DLY1輸出的延遲信號(hào)FR1輸入到相位比較器FC2的一個(gè)輸入端。另外，從電壓比較器COMP2輸出的輸出信號(hào)FP2輸入到相位比較器FC2的另一個(gè)輸入端。從相位比較器FC2輸出的比較結(jié)果信號(hào)CONT2被輸入到延遲電路DLY2。類似地，DC-DC變換器3b配備有相位比較器FC3。從延遲電路DLY2輸出的延遲信號(hào)FR2和從電壓比較器COMP3輸出的輸出信號(hào)FP3輸入到相位比較器FC3。從相位比較器FC3輸出的比較結(jié)果信號(hào)CONT3被輸入到延遲電路DLY3。同樣如前所述，在延遲電路DLY2中，對(duì)應(yīng)于輸出信號(hào)FP2和延遲信號(hào)FR1之間的相位差，滯后時(shí)間量被調(diào)整，而在延遲電路DLY3中，對(duì)應(yīng)于輸出信號(hào)FP3和延遲信號(hào)FR2之間的相位差，滯后時(shí)間量被調(diào)整。
這樣一來(lái)，可以使DC-DC變換器2b的晶體管FET3的導(dǎo)通定時(shí)與DC-DC變換器1b的晶體管FET1的關(guān)斷定時(shí)同步。并且，還可以使DC-DC變換器3b的晶體管FET5的導(dǎo)通定時(shí)與DC-DC變換器2b的晶體管FET3的關(guān)斷定時(shí)同步。
結(jié)果，在構(gòu)成配備有多個(gè)DC-DC變換器的多相變換器的情形中，可以使第n(n代表等于或大于2的自然數(shù))DC-DC變換器的主開(kāi)關(guān)晶體管的導(dǎo)通定時(shí)與第(n-1)DC-DC變換器的主開(kāi)關(guān)晶體管的關(guān)斷定時(shí)同步。因此，當(dāng)執(zhí)行三個(gè)或更多個(gè)主開(kāi)關(guān)晶體管的開(kāi)關(guān)控制時(shí)，可以防止所有的主開(kāi)關(guān)晶體管同時(shí)地導(dǎo)通/關(guān)斷。因此，可以防止輸入電源脈動(dòng)電壓的增加。另外，由于可以在DC-DC變換器1b至3b中的每?jī)蓚€(gè)之間建立振蕩頻率的一致，因此可以防止生成由開(kāi)關(guān)頻率之間的差引起的可聞噪聲。
另外，在該實(shí)施例中，延遲信號(hào)FR1(其是用于DC-DC變換器1的晶體管FET1的控制信號(hào))已經(jīng)被用作充當(dāng)用于DC-DC變換器2的振蕩頻率的參考的信號(hào)。然而，本發(fā)明并不限于此。很顯然，可以使用從另一個(gè)裝置輸出的信號(hào)來(lái)作為成為DC-DC變換器2的操作頻率的參考的定時(shí)信號(hào)。圖9中示出了使用振蕩器OSC來(lái)代替DC-DC變換器1的情形。從振蕩器OSC輸出的時(shí)鐘信號(hào)CLK代替延遲信號(hào)FR1被輸入到相位比較器FC。相位比較器FC輸出與時(shí)鐘信號(hào)CLK和輸出信號(hào)FP2之間的相位差相對(duì)應(yīng)的比較結(jié)果信號(hào)CONT。延遲電路DLY2執(zhí)行用于與比較結(jié)果信號(hào)CONT相對(duì)應(yīng)地調(diào)整滯后時(shí)間量的反饋控制。結(jié)果，可以使比較器控制的固定導(dǎo)通持續(xù)時(shí)間型DC-DC變換器2的開(kāi)關(guān)頻率與振蕩器OSC的頻率同步。
結(jié)果，可以在保持比較器控制的PFM型DC-DC變換器2的能夠?qū)ω?fù)載的快速變化作出高速響應(yīng)的優(yōu)點(diǎn)的同時(shí)，通過(guò)振蕩器OSC的操作，將DC-DC變換器2的振蕩頻率控制在期望的頻率。即，可以防止DC-DC變換器2的振蕩頻率依賴于電路的時(shí)間常數(shù)和負(fù)載的水平而波動(dòng)。
另外，在該實(shí)施例的延遲電路DLY2(圖4)中，電壓比較器COMP11被用在從其輸出相關(guān)信號(hào)的級(jí)，但是本發(fā)明并不限于此。可以使用驅(qū)動(dòng)器電路來(lái)代替電壓比較器COMP11。當(dāng)輸出信號(hào)SQB1處于高電平狀態(tài)時(shí)，地電勢(shì)被輸入到驅(qū)動(dòng)器電路。因此，從電壓比較器COMP11輸出低電平延遲信號(hào)FR2。并且，當(dāng)在從輸出信號(hào)SQB1的下降沿起經(jīng)過(guò)規(guī)定時(shí)間量之后，電容器C11的電壓變得高于驅(qū)動(dòng)器電路的閾值電壓時(shí)，高電平延遲信號(hào)FR1被輸出。這樣一來(lái)，在不考慮電路被簡(jiǎn)化這一事實(shí)的情況下，可以執(zhí)行能夠在經(jīng)過(guò)規(guī)定滯后時(shí)間量之后輸出延遲信號(hào)FR2的操作，其中滯后時(shí)間量是通過(guò)延遲電路DLY2的操作確定的。
另外，在該實(shí)施例中，已經(jīng)說(shuō)明了電壓下降型DC-DC變換器。這里，本發(fā)明的特征點(diǎn)在于在DC-DC變換器1的主開(kāi)關(guān)晶體管和DC-DC變換器2的同步整流晶體管之間的切換定時(shí)上獲得同步。因此，很顯然，本發(fā)明也可以應(yīng)用于升壓型DC-DC變換器。
附帶地，參考電壓e2是第一參考電壓的一個(gè)示例；參考電壓Vref是第二參考電壓的一個(gè)示例；電壓比較器COMP2是第一比較器的一個(gè)示例；電壓比較器COMP11是第二比較器的一個(gè)示例；延遲信號(hào)FR1和時(shí)鐘信號(hào)CLK每一個(gè)都是相位參考信號(hào)的一個(gè)示例；輸出信號(hào)FP2是檢測(cè)信號(hào)的一個(gè)示例；輸出信號(hào)SQB2是轉(zhuǎn)變信號(hào)的一個(gè)示例；地電壓是第一電壓的一個(gè)示例；電源電壓是第二電壓的一個(gè)示例；晶體管M2是第一開(kāi)關(guān)的一個(gè)示例；晶體管M1是第二開(kāi)關(guān)的一個(gè)示例；晶體管M15是第三開(kāi)關(guān)的一個(gè)示例。
根據(jù)本發(fā)明的比較器控制型DC-DC變換器的控制電路和控制方法，可以防止生成由開(kāi)關(guān)頻率之間的差引起的可聞噪聲，還可以防止由于主開(kāi)關(guān)晶體管之間的同時(shí)導(dǎo)通/關(guān)斷現(xiàn)象引起的輸入電源脈動(dòng)電壓的增加。
本申請(qǐng)基于2005年12月20日提交的在先日本專利申請(qǐng)No.2005-367132，并要求享受其優(yōu)先權(quán)，這里通過(guò)引用并入其全部?jī)?nèi)容。
權(quán)利要求
1.一種DC-DC變換器控制電路，包括第一比較器，其比較輸出電壓與第一參考電壓，并且檢測(cè)所述輸出電壓與所述第一參考電壓相交的情況以輸出檢測(cè)信號(hào)；觸發(fā)器，其控制主開(kāi)關(guān)晶體管，并且根據(jù)輸出信號(hào)，從第一狀態(tài)轉(zhuǎn)變?yōu)榈诙顟B(tài)；相位比較器，其檢測(cè)從外部輸入的相位參考信號(hào)和所述檢測(cè)信號(hào)之間的相位差，并且輸出與所述相位差相對(duì)應(yīng)的相位差信號(hào)；以及延遲電路，其連接在所述觸發(fā)器電路的輸出和輸入之間，并且被輸入了所述相位差信號(hào)，從而在所述檢測(cè)信號(hào)的相位比所述相位參考信號(hào)的相位領(lǐng)先的情形中，在已經(jīng)向在所述觸發(fā)器從所述第一狀態(tài)轉(zhuǎn)變?yōu)樗龅诙顟B(tài)時(shí)從所述觸發(fā)器輸入的轉(zhuǎn)變信號(hào)施加了已經(jīng)與領(lǐng)先的相位量相應(yīng)地被增大的滯后時(shí)間量之后，所述延遲電路將被施加了所述滯后時(shí)間量的所述轉(zhuǎn)變信號(hào)輸出到所述觸發(fā)器；并且在所述檢測(cè)信號(hào)的相位比所述相位參考信號(hào)的相位滯后的情形中，在已經(jīng)向所述轉(zhuǎn)變信號(hào)施加了與滯后的相位量相應(yīng)地被減小的滯后時(shí)間量之后，所述延遲電路將被施加了所述滯后時(shí)間量的轉(zhuǎn)變信號(hào)輸出到所述觸發(fā)器；從而與已經(jīng)被施加了所述滯后時(shí)間量的轉(zhuǎn)變信號(hào)被輸入相對(duì)應(yīng)地，所述觸發(fā)器從所述第二狀態(tài)轉(zhuǎn)變?yōu)樗龅谝粻顟B(tài)。
2.根據(jù)權(quán)利要求1所述的DC-DC變換器控制電路，其中所述相位參考信號(hào)是這樣的信號(hào)，該信號(hào)使得另一個(gè)DC-DC變換器所配備的主開(kāi)關(guān)晶體管轉(zhuǎn)變?yōu)榉菍?dǎo)通狀態(tài)，從而當(dāng)所述觸發(fā)器處于所述第一狀態(tài)時(shí)，所述主開(kāi)關(guān)晶體管被使得不導(dǎo)通，而當(dāng)所述觸發(fā)器處于所述第二狀態(tài)時(shí)，所述主開(kāi)關(guān)晶體管被使得導(dǎo)通。
3.根據(jù)權(quán)利要求1所述的DC-DC變換器控制電路，其中所述相位參考信號(hào)是這樣的信號(hào)，該信號(hào)使得另一個(gè)DC-DC變換器所配備的主開(kāi)關(guān)晶體管轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，從而當(dāng)所述觸發(fā)器處于所述第一狀態(tài)時(shí)，所述主開(kāi)關(guān)晶體管被使得導(dǎo)通，而當(dāng)所述觸發(fā)器處于所述第二狀態(tài)時(shí)，所述主開(kāi)關(guān)晶體管被使得不導(dǎo)通。
4.根據(jù)權(quán)利要求1所述的DC-DC變換器控制電路，其中，所述DC-DC變換器控制電路還包括輸出時(shí)鐘信號(hào)作為所述相位參考信號(hào)的振蕩器。
5.根據(jù)權(quán)利要求1所述的DC-DC變換器控制電路，其中所述相位比較器包括積分器；連接所述積分器和第一電壓的第一開(kāi)關(guān)；以及連接所述積分器和第二電壓的第二開(kāi)關(guān)，從而，當(dāng)所述檢測(cè)信號(hào)的相位比所述相位參考信號(hào)的相位領(lǐng)先時(shí)，與所述相位差相對(duì)應(yīng)地，所述電路將所述第一開(kāi)關(guān)帶入導(dǎo)通狀態(tài)，而當(dāng)所述比較頻率信號(hào)的相位比所述相位參考信號(hào)的相位滯后時(shí)，與所述相位差相對(duì)應(yīng)地，所述電路將所述第二開(kāi)關(guān)帶入導(dǎo)通狀態(tài)。
6.根據(jù)權(quán)利要求1所述的DC-DC變換器控制電路，其中所述延遲電路包括與所述相位差信號(hào)相對(duì)應(yīng)地引起電流量變化的電流源；與所述電流源串聯(lián)連接并且一端接地的電容器；第三開(kāi)關(guān)，所述第三開(kāi)關(guān)與所述觸發(fā)器被使得從所述第一狀態(tài)轉(zhuǎn)變?yōu)樗龅诙顟B(tài)相對(duì)應(yīng)地被使得導(dǎo)通，并且與所述觸發(fā)器被使得從所述第二狀態(tài)轉(zhuǎn)變?yōu)樗龅谝粻顟B(tài)相對(duì)應(yīng)地被使得不導(dǎo)通，并且所述第三開(kāi)關(guān)與所述電容器并聯(lián)連接；以及第二比較器，所述第二比較器向所述觸發(fā)器輸出通過(guò)比較所述電容器的電壓與第二參考電壓而獲得的比較結(jié)果。
7.一種DC-DC變換器控制方法，包括比較輸出電壓與第一參考電壓，并且檢測(cè)所述輸出電壓與所述第一參考電壓相交的情形以輸出檢測(cè)信號(hào)的步驟；與所述檢測(cè)信號(hào)相對(duì)應(yīng)地，使主開(kāi)關(guān)晶體管從第一狀態(tài)轉(zhuǎn)變?yōu)榈诙顟B(tài)的步驟；以及如下步驟在所述檢測(cè)信號(hào)的相位比相位參考信號(hào)的相位領(lǐng)先的情形中，當(dāng)從所述主開(kāi)關(guān)晶體管從所述第一狀態(tài)轉(zhuǎn)變?yōu)樗龅诙顟B(tài)時(shí)起已經(jīng)經(jīng)過(guò)了已經(jīng)與領(lǐng)先的相位量相應(yīng)地被增大的滯后時(shí)間量時(shí)，使所述主開(kāi)關(guān)晶體管從所述第二狀態(tài)轉(zhuǎn)變?yōu)樗龅谝粻顟B(tài)，而在所述檢測(cè)信號(hào)的相位比相位參考信號(hào)的相位滯后的情形中，當(dāng)從所述主開(kāi)關(guān)晶體管從所述第一狀態(tài)轉(zhuǎn)變?yōu)樗龅诙顟B(tài)時(shí)起已經(jīng)經(jīng)過(guò)了已經(jīng)與領(lǐng)先的相位量相應(yīng)地被減小的滯后時(shí)間量時(shí)，使所述主開(kāi)關(guān)晶體管從所述第二狀態(tài)轉(zhuǎn)變?yōu)樗龅谝粻顟B(tài)。
全文摘要
公開(kāi)了用于DC－DC變換器的控制電路和控制方法，其可防止生成相關(guān)開(kāi)關(guān)頻率間的差引起的可聞噪聲和輸入電源脈動(dòng)電壓增加。相位比較器(FC)輸出與輸出信號(hào)(FP2)和延遲信號(hào)(FR1)間相位差相應(yīng)的比較結(jié)果信號(hào)(CONT)。延遲電路(DLY2)執(zhí)行與比較結(jié)果信號(hào)(CONT)相應(yīng)地調(diào)整滯后時(shí)間量的反饋控制。延遲電路(DLY2)從輸出信號(hào)(SQB2)下降沿被輸入時(shí)起經(jīng)過(guò)規(guī)定滯后時(shí)間量后輸出延遲信號(hào)(FR2)。在經(jīng)過(guò)規(guī)定時(shí)間量后的時(shí)刻(t16)獲得時(shí)間延遲(DT2b)，使延遲信號(hào)(FR1)周期(TT1)與輸出信號(hào)(FP2)周期(TT2b)一致，且延遲信號(hào)(FR1)和輸出信號(hào)(FP2)間的相位差為零。
文檔編號(hào)H02M3/155GK1988343SQ20061005707
公開(kāi)日2007年6月27日 申請(qǐng)日期2006年3月17日 優(yōu)先權(quán)日2005年12月20日
發(fā)明者長(zhǎng)谷川守仁 申請(qǐng)人:富士通株式會(huì)社