專利名稱：靜電放電保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種保護(hù)電路，且特別涉及一種靜電放電保護(hù)電路。
背景技術(shù)：
在功率集成電路的靜電防護(hù)方式上， 一般仍以側(cè)向N型雙擴(kuò)散金屬氧化 物半導(dǎo)體場(chǎng)效應(yīng)晶體管(lateral double diffused NMOSFET,簡(jiǎn)稱LDNMOS) 來實(shí)現(xiàn)靜電放電(electro-static discharge,簡(jiǎn)稱ESD)保護(hù)電路，如圖1所示。 圖1為已知靜電放電保護(hù)電路及其接線方式的示意圖。在圖1中，標(biāo)示101 繪示出集成電路(integrated circuit,簡(jiǎn)稱IC)芯片中的部分電路，而標(biāo)示102 則繪示內(nèi)部電路信號(hào)輸出端點(diǎn)(outputpad)。芯片內(nèi)部的電if各可透過內(nèi)部電路 信號(hào)輸出端點(diǎn)102來傳輸信號(hào)。當(dāng)然，靜電也是透過內(nèi)部電路信號(hào)輸出端點(diǎn) 102來對(duì)芯片內(nèi)部電路造成沖擊。至于標(biāo)示103所繪示的，就是由LDNMOS 晶體管104實(shí)現(xiàn)的靜電》欠電保護(hù)電^各。通過此圖可以知道，LDNMOS晶體 管104的漏極105是連接內(nèi)部電路信號(hào)輸出端點(diǎn)102,而柵極、源極及P型 基體(P-body)則都連接至共同接地電位GND。
當(dāng)內(nèi)部電路信號(hào)輸出端點(diǎn)102受到負(fù)電位的靜電放電沖擊時(shí)，漏極105 的電位也會(huì)呈現(xiàn)出負(fù)電位，因此漏極105的電位會(huì)低于LDNMOS晶體管104 的P型基體的電位，使得LDNMOS晶體管104的P型基體與漏極105 二者 之間的PN結(jié)呈現(xiàn)順向偏壓的狀態(tài)，進(jìn)而可以快速地將負(fù)電位的靜電電流導(dǎo) 入共同接地電位GND，以避免芯片內(nèi)部電路受到負(fù)電位的靜電放電沖擊。 然而，當(dāng)內(nèi)部電路信號(hào)輸出端點(diǎn)102受到正電位的靜電放電沖擊時(shí)，漏極105 的電位將高于LDNMOS晶體管104的P型基體的電位，使得LDNMOS晶 體管104的P型基體與漏極105二者之間的PN結(jié)呈現(xiàn)逆向偏壓的狀態(tài)，因 此，往往不能夠達(dá)到快速放電的動(dòng)作，導(dǎo)致無法有效保護(hù)芯片內(nèi)部的電路。
圖2為L(zhǎng)DNMOS晶體管的橫截面結(jié)構(gòu)示意圖。在此圖中，N+表示N型 高度摻雜區(qū)，P+表示P型高度摻雜區(qū)。在二個(gè)N型高度摻雜區(qū)中，漏極的N 型高度摻雜區(qū)以201來標(biāo)示，并且位于N型漂移區(qū)209中，而源極的N型
高度摻雜區(qū)以202來標(biāo)示，并且位于P型基體210中。至于標(biāo)示203 206, 則依序表示為漏極接點(diǎn)、多晶硅柵極接點(diǎn)、源極接點(diǎn)、P型基體接點(diǎn)。此外， 多晶硅柵極以207來標(biāo)示，場(chǎng)氧化物以208來標(biāo)示，N型高壓深阱以211來 標(biāo)示，而P型基板則以212來標(biāo)示。為了避免名詞混淆，以下再提供部分的 中英文名詞對(duì)照多晶硅柵極(polysilicon gate electrode)、場(chǎng)氧化物(field oxide)、 P型基體(P-body)、 N型漂移區(qū)(N-drift region)、 N型高壓深阱(high voltage deep-N陽well)、 P型基才反(P-substrate)。
圖3為圖1中的靜電放電保護(hù)電路103的LDNMOS晶體管104的橫截 面等效電路圖。此圖主要表示由漏極的N型高度摻雜區(qū)201、 N型漂移區(qū) 209及N型高壓深阱211所組成的N型摻雜區(qū)域；由P型高度摻雜區(qū)及P 型基體210所組成的P型摻雜區(qū)域；以及源極的N型高度摻雜區(qū)202,上述 三者可以形成寄生的NPN雙極結(jié)晶體管(NPN bipolar junction transistor,以 下簡(jiǎn)稱寄生NPN晶體管)，如標(biāo)示301所示。此外，標(biāo)示302表示寄生NPN 晶體管301的基極與P型基體接點(diǎn)206之間的寄生電阻。
如圖3所示，當(dāng)內(nèi)部電路信號(hào)輸出端點(diǎn)102受到負(fù)電位的靜電放電沖擊 時(shí)，由于LDNMOS晶體管104的P型基體210透過P型基體接點(diǎn)206接到 共同"l妄地電位，而漏才及的N型高度摻雜區(qū)201、 N型漂移區(qū)209及N型高壓 深阱211所組成的N型摻雜區(qū)域也依序透過漏極接點(diǎn)203及內(nèi)部電路信號(hào)輸 出端點(diǎn)102來連接負(fù)電位靜電放電，因此P型基體210及上述N型摻雜區(qū)域 所形呈的PN結(jié)是處于順向偏壓的狀態(tài)，且由于P型基板212也是接到共同 接地電位，故P型基板212及上述N型摻雜區(qū)域所形成的PN結(jié)也是處于順 向偏壓的狀態(tài)，故可直接通過順向偏壓的PN結(jié)來進(jìn)行放電。但是，在內(nèi)部 電路信號(hào)輸出端點(diǎn)102遭受正電位的靜電放電沖擊時(shí)，短時(shí)間內(nèi)所注入的高 電流脈沖，則必須通過觸發(fā)LDNMOS晶體管104的寄生NPN晶體管301 進(jìn)入驟回崩潰(snapback breakdown)狀態(tài)來進(jìn)行放電。由于LDNMOS晶體管 是屬于高壓晶體管的一種，其本身具有較高的擊穿電壓，而且高壓晶體管元 件的溝道(channel)長(zhǎng)度也比低壓晶體管的溝道長(zhǎng)度來得長(zhǎng)，因此由LDNMOS 晶體管104實(shí)現(xiàn)的靜電放電保護(hù)電路103，其在遭受正電位的靜電放電沖擊 時(shí)，往往很難快速觸發(fā)寄生NPN晶體管301進(jìn)入驟回崩潰狀態(tài)來進(jìn)行放電， 導(dǎo)致容易發(fā)生靜電放電保護(hù)電路103尚未完全啟動(dòng)，芯片之內(nèi)部電路就已經(jīng) 燒毀的情況。
通過上述可知，在功率集成電路芯片采用這種型式的靜電放電保護(hù)電
路，由于不容易快速觸發(fā)LDNMOS晶體管的寄生NPN晶體管進(jìn)入驟回崩潰 狀態(tài)，因此無法快速形成正電位靜電的放電路徑，導(dǎo)致其對(duì)抗靜電放電的能 力通常較弱。

發(fā)明內(nèi)容
本發(fā)明的目的就是提供一種靜電放電保護(hù)電路，其操作速度較已知靜電 放電保護(hù)電路的操作速度快。
本發(fā)明的另一目的是提供一種靜電放電保護(hù)電路，其能使功率集成電路 芯片具有較高的抗靜電放電能力。
基于上述及其他目的，本發(fā)明提出一種靜電放電保護(hù)電路，其包括第一 LDNMOS晶體管、第二LDNMOS晶體管、第一電阻及柵極驅(qū)動(dòng)電阻。第一 LDNMOS晶體管的漏極接到內(nèi)部電路信號(hào)輸出端點(diǎn)，并作為靜電輸入端， 而P型基體與源極相接，且第一 LDNMOS晶體管依據(jù)耦合電壓信號(hào)決定是 否導(dǎo)通。第二 LDNMOS晶體管的漏極連接第一 LDNMOS晶體管的漏極， 且其P型基體連接第一 LDNMOS晶體管的源極，而其柵極則連接共同接地 電位。第一電阻的其中一端連接第一 LDNMOS晶體管的源極，而另一端連 接共同接地電位。柵極驅(qū)動(dòng)電阻的其中一端連接共同接地電位，而另一端則 連接第二 LDNMOS晶體管的源極，以產(chǎn)生耦合電壓信號(hào)，并將上述的耦合 電壓信號(hào)耦合到第一 LDNMOS晶體管的柵極。
基于上述及其他目的，本發(fā)明提出另一種靜電放電保護(hù)電路，其包括 LDNMOS晶體管、高壓NPN晶體管、第一電阻及柵極驅(qū)動(dòng)電阻。LDNMOS 晶體管的漏極接到內(nèi)部電路信號(hào)輸出端點(diǎn)，并作為靜電輸入端，而其P型基 體與源極相接，且LDNMOS晶體管依據(jù)耦合電壓信號(hào)決定是否導(dǎo)通。高壓 NPN晶體管的集電極連接LDNMOS晶體管的漏極，其基極連接LDNMOS 晶體管的源極。第一電阻的其中一端連接LDNMOS晶體管的源極，而另一 端則連接共同接地電位。柵極驅(qū)動(dòng)電阻的其中一端連接共同接地電位，而另 一端則連接高壓NPN晶體管的發(fā)射極，以產(chǎn)生耦合電壓信號(hào)，并將上述的 耦合電壓信號(hào)耦合到LDNMOS晶體管的柵極。
本發(fā)明主要采用二個(gè)LDNMOS晶體管(分別為第一 LDNMOS晶體管及 第二 LDNMOS晶體管)、第一電阻及柵極驅(qū)動(dòng)電阻來實(shí)現(xiàn)靜電放電保護(hù)電
路。第一LDNMOS晶體管的漏極接到內(nèi)部電路信號(hào)輸出端點(diǎn)，而其P型基 體與源極互相連接，第一電阻連接于第一LDNMOS晶體管的源極與共同接 地電位之間，第二 LDNMOS晶體管的柵極接地，而漏極也接到內(nèi)部電路信 號(hào)輸出端點(diǎn)，至于P型基體，則連接第一LDNMOS晶體管的源極，而柵極 驅(qū)動(dòng)電阻的其中 一端連接共同接地電位，而另 一端則連接第二 LDNMOS晶 體管的源極，以產(chǎn)生上述的耦合電壓信號(hào)，并將耦合電壓信號(hào)耦合至第一 LDNMOS晶體管的柵極。
基于上述主要采用的電路架構(gòu)，當(dāng)本發(fā)明的靜電放電保護(hù)電路遭受到正 電位的靜電放電沖擊時(shí)， 一旦第二 LDNMOS晶體管的寄生NPN晶體管被觸 發(fā)后，就開始有電流流經(jīng)柵極驅(qū)動(dòng)電阻，而柵極驅(qū)動(dòng)電阻會(huì)將第二 LDNMOS 晶體管的源極電壓信號(hào)耦合到第一 LDNMOS晶體管的柵極。當(dāng)耦合電壓信 號(hào)的水平超過第一 LDNMOS晶體管的導(dǎo)通閾值電壓(threshold voltage)后， 第一 LDNMOS晶體管立即導(dǎo)通。而流經(jīng)第一 LDNMOS晶體管的源極的電 流，將會(huì)透過第一電阻流入共同接地電位，以及流入第二 LDNMOS晶體管 的P型基體，使得第二 LDNMOS晶體管的寄生NPN晶體管的基極電流快速 增加，因而可利用P型基體觸發(fā)(P-bodytrigger)的方式，使得第二LDNMOS 晶體管的寄生NPN晶體管快速進(jìn)入驟回崩潰的狀態(tài)，以導(dǎo)通更大的電流。 此時(shí)，耦合電壓信號(hào)的水平將更高，也使得第一 LDNMOS晶體管能導(dǎo)通更 大的電流，故能迅速將靜電電流導(dǎo)入共同接地電位，達(dá)到保護(hù)集成電路的內(nèi) 部電3各的目的。
此外，當(dāng)本發(fā)明的靜電放電保護(hù)電路遭受負(fù)電位的靜電放電沖擊時(shí)，第 一 LDNMOS晶體管及第二 LDNMOS晶體管的漏極都是處于負(fù)電位，由于 第一 LDNMOS晶體管及第二 LDNMOS晶體管的P型基體相互連接，并再 透過第一電阻連接到共同接地電位，故第一 LDNMOS晶體管的P型基體和 漏極之間的PN結(jié)是處于順向偏壓的狀態(tài)，而第二 LDNMOS晶體管的P型 基體和漏極之間的PN結(jié)也是處于順向偏壓的狀態(tài)，且由于該二個(gè)LDNMOS 晶體管的P型基板也是接到共同接地電位，故其P型基板和漏極之間的PN 結(jié)也是處于順向偏壓的狀態(tài)，因此可快速形成靜電放電路徑，將高電流脈沖 放電到共同接地電位。通過上述可知，不論受到正電位的靜電放電沖擊或是 負(fù)電位的靜電放電沖擊，此種靜電放電保護(hù)電路皆能夠快速地動(dòng)作，并形成 有效的靜電放電回路，達(dá)到保護(hù)芯片內(nèi)部電路的目的。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉優(yōu) 選實(shí)施例，并配合附圖，做詳細(xì)說明如下。


圖1為已知靜電放電保護(hù)電路及其接線方式的示意圖。
圖2為L(zhǎng)DNMOS晶體管的橫截面結(jié)構(gòu)示意圖。
圖3為靜電放電保護(hù)電路103的LDNMOS晶體管104的橫截面等效電路圖。
圖4為依照本發(fā)明一實(shí)施例的靜電放電保護(hù)電路的電路圖。 圖5為圖4所示電路的接線方式的示意圖。 圖6為圖5所示電路的等效電路圖。 附圖標(biāo)記說明
101、601:標(biāo)示102內(nèi)部電路信號(hào)輸出端點(diǎn)
103、401:靜電放電保護(hù)電路104、 402、 403: LD畫OS晶體管105漏極201漏極的N型高度摻雜區(qū)
202源極的N型高度摻雜區(qū)203漏扨^妻點(diǎn)
204柵極接點(diǎn)205源極接點(diǎn)
206P型基體接點(diǎn)207多晶硅柵極
208場(chǎng)氧化物209N型漂移區(qū)
210P型基體211N型高壓深阱
212P型基板301、602:寄生NPN晶體管
302、 603:寄生電阻404:第一電阻
405氺冊(cè)極驅(qū)動(dòng)電阻406:電感407電壓箝制電路CS:耦合電壓信號(hào)
GND:共同接地電位IN:靜電
具體實(shí)施例方式
圖4為依照本發(fā)明一實(shí)施例的靜電放電保護(hù)電路的電路圖。此靜電放電 保護(hù)電路主要包括有第一LDNMOS晶體管402、第二LDNMOS晶體管403、 第一電阻404及柵極驅(qū)動(dòng)電阻405。第一 LDNMOS晶體管402的漏極作為 靜電輸入端，用以接收靜電IN,而其P型基體與源極相接。此外，第一
LDNMOS晶體管402依據(jù)耦合電壓信號(hào)CS決定是否導(dǎo)通。第二 LDNMOS 晶體管403的漏極連接第一 LDNMOS晶體管402的漏極，且其P型基體連 接第一 LDNMOS晶體管402的源極，而其柵極連接共同接地電位GND。第 一電阻404的其中一端連接第一 LDNMOS晶體管402的源極，而另一端則 連接共同接地電位GND。柵極驅(qū)動(dòng)電阻405的其中一端連接共同接地電位 GND，而另 一端則連接第二 LDNMOS晶體管403的源極，以產(chǎn)生上述的耦 合電壓信號(hào)CS，并將耦合電壓信號(hào)CS耦合至第一 LDNMOS晶體管402的 柵極。
電感406的其中一端連接第一 LDNMOS晶體管402的4冊(cè)極，而另一端則連 接共同接地電位GND。電壓箝制電路407亦連接于第一 LDNMOS晶體管 402的柵極與共同接地電位GND之間，用以將第一 LDNMOS晶體管402的 柵極所接收到的電壓箝制在第一LDNMOS晶體管402的柵極耐壓范圍內(nèi)(約 6 8伏特)，以避免第一 LDNMOS晶體管402的柵極，在靜電放電過程中損 壞。在此實(shí)施例中，上述的第一電阻404及柵極驅(qū)動(dòng)電阻405皆以多晶硅電 阻(polysilicon resistance)來實(shí)現(xiàn)，而電壓箝制電路407則以二個(gè)齊納二極管 (zenerdiode)來實(shí)現(xiàn)。這二個(gè)齊納二極管的陰極互相連接，且其中一個(gè)齊納二 極管的陽極連接第一 LDNMOS晶體管402的柵極，而另一個(gè)齊納二極管的 陽極則連接共同接地電位GND。
圖5為圖4所示電路的接線方式的示意圖。在圖5中，標(biāo)示101同樣繪 示出集成電路芯片中的部分電路，而標(biāo)示102則繪示內(nèi)部電路信號(hào)輸出端點(diǎn)， 至于標(biāo)示401所繪示的，就是圖4所示的靜電放電保護(hù)電路。請(qǐng)參照?qǐng)D5。 由于在內(nèi)部電路信號(hào)輸出端點(diǎn)102受到正電位的靜電放電沖擊時(shí)，靜電放電 保護(hù)電路401會(huì)利用第二 LDNMOS晶體管403的寄生NPN晶體管來進(jìn)行操 作，為了說明方便，以下將直接以第二LDNMOS晶體管403的寄生NPN晶 體管來做說明，如圖6所示。圖6為圖5所示電路的等效電路圖。請(qǐng)同時(shí)參 照?qǐng)D5及圖6， 二圖的不同處在于，圖6是直接以標(biāo)示601所繪示的部分來 代表第二 LDNMOS晶體管403。也就是說，第二 LDNMOS晶體管403直接 由其寄生NPN晶體管602(如同圖3中的寄生NPN晶體管301)及寄生電阻 603(如同圖3中的寄生電阻302)來表示。
請(qǐng)繼續(xù)參照?qǐng)D5。由于第一 LDNMOS晶體管402的柵極是透過電感406
及柵極驅(qū)動(dòng)電阻405連接至共同接地電位GND，而第二 LDNMOS晶體管 403的柵極也接到共同接地電位GND，因此，在集成電路芯片正常操作狀況 下，透過內(nèi)部電路信號(hào)輸出端點(diǎn)102傳輸信號(hào)時(shí)，電感406及柵極驅(qū)動(dòng)電阻 405可將耦合至第一 LDNMOS晶體管402的柵極的雜訊傳導(dǎo)至共同接地電 位GND,以確保第一 LDNMOS晶體管402及第二 LDNMOS晶體管403皆 處于關(guān)閉(off)狀態(tài)。
當(dāng)內(nèi)部電路信號(hào)輸出端點(diǎn)102受到負(fù)電位的靜電放電沖擊時(shí)，可直接通 過第一 LDNMOS晶體管402及第二 LDNMOS晶體管403各自的順向偏壓 結(jié)來進(jìn)行放電；當(dāng)內(nèi)部電路信號(hào)輸出端點(diǎn)102受到正電位的靜電放電沖擊時(shí)， 由于在第一 LDNMOS晶體管402的漏極-P型基體結(jié)及第二 LDNMOS晶體 管的漏極-P型基體結(jié)的逆向偏壓都會(huì)快速升高，促使該二個(gè)LDNMOS晶體 管的漏極-P型基體結(jié)發(fā)生雪崩擊穿(avalanche breakdown),而使該二個(gè) LDNMOS晶體管的P型基體的電位迅速上升，進(jìn)而觸發(fā)該二個(gè)LDNMOS 晶體管的寄生的NPN晶體管。
請(qǐng)?jiān)賲⒄請(qǐng)D6, —旦第二 LDNMOS晶體管403的寄生NPN晶體管602 開始導(dǎo)通后，寄生NPN晶體管602的發(fā)射極電流將使得柵極驅(qū)動(dòng)電阻405 所得到的壓降上升。而發(fā)射極電流流過上述柵極驅(qū)動(dòng)電阻405所得到的壓降， 用以作為耦合電壓信號(hào)CS，并耦合至第一 LDNMOS晶體管402的4冊(cè)極。電 感406在這個(gè)期間則形同一個(gè)儲(chǔ)能元件，使第一 LDNMOS晶體管402的柵 極電壓，可以隨著耦合電壓信號(hào)CS而改變。
當(dāng)?shù)谝?LDNMOS晶體管402的柵極電壓超過LDNMOS晶體管能夠?qū)?通的閾值電壓后，第一 LDNMOS晶體管402便導(dǎo)通。此時(shí)，靜電放電保護(hù) 電路401將不再依賴自我偏壓的模態(tài)(self-biasing mode)來進(jìn)行靜電放電，而 是利用已導(dǎo)通的第一LDNMOS晶體管402的部分源極電流注入寄生NPN晶 體管602的基極，以促使寄生NPN晶體管602加速進(jìn)入驟回崩潰狀態(tài)來進(jìn) 行靜電放電。由于寄生NPN晶體管的基極電流越大，其發(fā)射極電流也會(huì)越 大，使得第一 LDNMOS晶體管402的柵極所接收到的耦合電壓信號(hào)CS也 越大，導(dǎo)致第一 LDNMOS晶體管402的源極電流變得更大，因此，注入寄 生NPN晶體管602的基極的電流也就越大，寄生NPN晶體管602自然也就 越快進(jìn)入驟回崩潰狀態(tài)。筒明地說，此靜電放電保護(hù)電路401是以P型基體 觸發(fā)(P-body trigger)的方式來加速寄生NPN晶體管602導(dǎo)通，并將耦合電壓
信號(hào)CS耦合至第一 LDNMOS晶體管402的棚-極，以加速第一 LDNMOS晶 體管402導(dǎo)通，形成放電路徑來協(xié)助放電，并進(jìn)一步加速寄生NPN晶體管 602進(jìn)入驟回崩潰狀態(tài)來進(jìn)行;故電。
如此一來，在正電位的靜電透過內(nèi)部電路信號(hào)輸出端點(diǎn)102沖擊芯片內(nèi) 部電路時(shí)，靜電放電保護(hù)電路401可以迅速形成放電回路，使得短時(shí)間內(nèi)注 入至內(nèi)部電路信號(hào)輸出端點(diǎn)102的高電流脈沖，可以快速》文電到共同接地電 位GND。通過上述可知，無論內(nèi)部電路信號(hào)輸出端點(diǎn)102受到正電位的靜 電放電沖擊或是負(fù)電位的靜電放電沖擊，靜電放電保護(hù)電路401皆能夠快速 地動(dòng)作，并形成有效的靜電放電路徑，達(dá)到保護(hù)芯片內(nèi)部電路的目的。
雖然上述的實(shí)施例是以LDNMOS晶體管來舉例，然本領(lǐng)域技術(shù)人員應(yīng) 當(dāng)知道，即使是采用LDPMOS晶體管，本發(fā)明亦可實(shí)施。此外，上述的第 一電阻404及柵極驅(qū)動(dòng)電阻405,皆包括以多晶硅的電阻或N型阱(N-well) 的寄生電阻來實(shí)施，且這些電阻可依照實(shí)際的設(shè)計(jì)需要而設(shè)置在LDNMOS 晶體管上。當(dāng)然，上述電阻的實(shí)施方式僅是舉例，本發(fā)明當(dāng)不以此為限。值 得一提的是，上述的寄生NPN晶體管602亦可直接以一般的高壓NPN晶體 管來實(shí)現(xiàn)，由于操作方式極其類似，用戶當(dāng)可觸類旁通，在此便不再贅述。
綜上所述，本發(fā)明主要采用第一 LDNMOS晶體管、第二 LDNMOS晶 體管、第一電阻及柵極驅(qū)動(dòng)電阻來實(shí)現(xiàn)靜電放電保護(hù)電路。由于第一 LDNMOS晶體管的漏極接到內(nèi)部電路信號(hào)輸出端點(diǎn)，而P型基體與源極互 相連接，第一電阻連接于第一 LDNMOS晶體管的源極與共同接地電位之間， 第二 LDNMOS晶體管的柵極接地，漏極連接第一 LDNMOS晶體管的漏極， 而P型基體則連接第一 LDNMOS晶體管的源極，柵極驅(qū)動(dòng)電阻的其中一端 連接共同接地電位，而另一端則連接第二 LDNMOS晶體管的源極，以產(chǎn)生 耦合電壓信號(hào)，并將耦合電壓信號(hào)耦合至第一 LDNMOS晶體管的柵極。因 此，當(dāng)本發(fā)明的靜電放電保護(hù)電路遭受到負(fù)電位的靜電放電沖擊時(shí)，可利用 LDNMOS晶體管的P型基體和漏極所形成的順向偏壓結(jié)、以及P型基板和 漏極所形成的順向偏壓結(jié)來進(jìn)行放電，而在遭受到正電位的靜電放電沖擊 時(shí)，本發(fā)明將耦合電壓信號(hào)耦合至第一 LDNMOS晶體管的柵極，以加速第 一 LDNMOS晶體管導(dǎo)通，并利用P型基體觸發(fā)的方式來加速第二 LDNMOS 晶體管的寄生NPN晶體管進(jìn)入驟回崩潰狀態(tài)，以迅速形成靜電放電路徑， 進(jìn)而將靜電電流導(dǎo)入共同接地電位。故不論受到正電位的靜電放電沖擊或是
負(fù)電位的靜電放電沖擊，此種靜電放電保護(hù)電路皆能夠快速地動(dòng)作，并形成 有效的靜電放電回路，達(dá)到保護(hù)芯片內(nèi)部電路的目的。
雖然本發(fā)明已以優(yōu)選實(shí)施例披露如上，然其并非用以限定本發(fā)明，本領(lǐng) 域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因 此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定的為準(zhǔn)。
權(quán)利要求
1.一種靜電放電保護(hù)電路，包括第一側(cè)向N型雙擴(kuò)散MOS晶體管，其漏極作為靜電輸入端，而其P型基體與源極相接，且該第一側(cè)向N型雙擴(kuò)散MOS晶體管依據(jù)耦合電壓信號(hào)決定是否導(dǎo)通；第二側(cè)向N型雙擴(kuò)散MOS晶體管，其漏極連接該第一側(cè)向N型雙擴(kuò)散MOS晶體管的漏極，其P型基體連接該第一側(cè)向N型雙擴(kuò)散MOS晶體管的源極，而其柵極則連接共同接地電位；第一電阻，其一端連接該第一側(cè)向N型雙擴(kuò)散MOS晶體管的源極，其另一端連接該共同接地電位；以及柵極驅(qū)動(dòng)電阻，其一端連接該共同接地電位，而另一端則連接該第二側(cè)向N型雙擴(kuò)散MOS晶體管的源極，以產(chǎn)生該耦合電壓信號(hào)，并將該耦合電壓信號(hào)耦合到該第一側(cè)向N型雙擴(kuò)散MOS晶體管的柵極。
2. 如權(quán)利要求1所述的靜電放電保護(hù)電路，其中該第一電阻及該柵極驅(qū) 動(dòng)電阻皆包括以多晶硅的電阻或N型阱的寄生電阻來實(shí)施。
3. 如權(quán)利要求1所述的靜電放電保護(hù)電路，其還包括電感，該電感的其 中一端連接該第一側(cè)向N型雙擴(kuò)散MOS晶體管的柵極，而另一端則連接該 共同接地電位。
4. 如權(quán)利要求1所述的靜電放電保護(hù)電路，其還包括電壓箝制電路，該 電壓箝制電路連接于該第一側(cè)向N型雙擴(kuò)散MOS晶體管的柵極與該共同接 地電位之間，用以將該第一側(cè)向N型雙擴(kuò)散MOS晶體管的柵極所接收到的 電壓箝制在該第一側(cè)向N型雙擴(kuò)散MOS晶體管的柵極耐壓范圍內(nèi)。
5. 如權(quán)利要求4所述的靜電放電保護(hù)電路，其中該電壓箝制電路包括 第一齊納二極管，其陽極連接該第一側(cè)向N型雙擴(kuò)散MOS晶體管的柵極；以及第二齊納二極管，其陰極連接該第一齊納二極管的陰極，而其陽極連接 該共同接地電位。
6. —種靜電放電保護(hù)電路，包括側(cè)向N型雙擴(kuò)散MOS晶體管，其漏極作為靜電輸入端，而其P型基體 與源極相接，且該側(cè)向N型雙擴(kuò)散MOS晶體管依據(jù)耦合電壓信號(hào)決定是否 導(dǎo)通；高壓NPN晶體管，其集電極連接該側(cè)向N型雙擴(kuò)散MOS晶體管的漏 極，其基極連接該側(cè)向N型雙擴(kuò)散MOS晶體管的源極；第一電阻，其一端連接該側(cè)向N型雙擴(kuò)散MOS晶體管的源極，其另一 端連接共同接地電位；以及柵極驅(qū)動(dòng)電阻，其一端連接該共同接地電位，而另一端則連接該高壓 NPN晶體管的發(fā)射極，以產(chǎn)生該耦合電壓信號(hào)，并將該耦合電壓信號(hào)耦合到 該側(cè)向N型雙擴(kuò)散MOS晶體管的柵極。
7. 如權(quán)利要求6所述的靜電放電保護(hù)電路，其中該第一電阻及該柵極驅(qū) 動(dòng)電阻皆包括以多晶硅的電阻或N型阱的寄生電阻來實(shí)施。
8. 如權(quán)利要求6所述的靜電放電保護(hù)電路，其還包括電感，該電感的其 中一端連接該側(cè)向N型雙擴(kuò)散MOS晶體管的柵極，而另一端則連接該共同 接地電位。
9. 如權(quán)利要求6所述的靜電放電保護(hù)電路，其還包括電壓箝制電路，該 電壓箝制電路連接于該側(cè)向N型雙擴(kuò)散MOS晶體管的柵極與該共同接地電 位之間，用以將該側(cè)向N型雙擴(kuò)散MOS晶體管的柵極所接收到的電壓箝制 在該側(cè)向N型雙擴(kuò)散MOS晶體管的柵極耐壓范圍內(nèi)。
10. 如權(quán)利要求9所述的靜電放電保護(hù)電路，其中該電壓箝制電路包括 第一齊納二極管，其陽極連接該側(cè)向N型雙擴(kuò)散MOS晶體管的柵極；以及第二齊納二極管，其陰極連接該第一齊納二極管的陰極，而其陽極連接 該共同接地電位。
全文摘要
本發(fā)明公開了一種靜電放電保護(hù)電路，其包括第一LDNMOS晶體管、第二LDNMOS晶體管、第一電阻及柵極驅(qū)動(dòng)電阻。第一LDNMOS晶體管的漏極作為靜電輸入端，而P型基體與源極相接，且第一LDNMOS晶體管依據(jù)耦合電壓信號(hào)決定是否導(dǎo)通。第二LDNMOS晶體管的漏極連接第一LDNMOS晶體管的漏極，且其P型基體連接第一LDNMOS晶體管的源極，而其柵極連接共同接地電位。第一電阻的其中一端連接第一LDNMOS晶體管的源極，而另一端連接共同接地電位。柵極驅(qū)動(dòng)電阻的其中一端連接共同接地電位，而另一端則連接第二LDNMOS晶體管的源極，以產(chǎn)生耦合電壓信號(hào)，并將上述的耦合電壓信號(hào)耦合到第一LDNMOS晶體管的柵極。
文檔編號(hào)H02H9/00GK101364592SQ20071014378
公開日2009年2月11日 申請(qǐng)日期2007年8月6日 優(yōu)先權(quán)日2007年8月6日
發(fā)明者莊逸程 申請(qǐng)人:聯(lián)陽半導(dǎo)體股份有限公司