專利名稱：靜電放電防護(hù)的電源箝制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種靜電放電(ESD)防護(hù)的電源箝制電路，特別是關(guān)于一種 應(yīng)用在集成電路(IC)中的靜電放電防護(hù)的電源箝制電路。
背景技術(shù)：
靜電》文電防護(hù)電^各(electrostatic discharge protection circuit)—般是應(yīng)用于 CMOS集成電路的輸入端與輸出端之間，利用一個(gè)P型二極管連接至高壓電 源線，再利用一個(gè)N型二極管連接至低壓電源線，配合低壓電源線以進(jìn)行電 源箝制(power clamping)。其要求為能夠忍受較大的靜電放電電流，而且反應(yīng) 要快。
請(qǐng)參閱圖1,其為一種現(xiàn)有的靜電放電防護(hù)電路的電路圖。在圖1中， 靜電放電防護(hù)電路1是由ESD瞬時(shí)檢測(cè)電路10以及與其并聯(lián)的一顆NMOS 晶體管Mnl所構(gòu)成。其中ESD瞬時(shí)檢測(cè)電路10是由電阻R、電容C以及反 相器所構(gòu)成，在實(shí)際以CMOS制程所制作的電路中，電容C是由一NMOS 元件101所構(gòu)成，而反相器則是由一 PMOS晶體管Mp以及一 NMOS晶體管 Mn所構(gòu)成，如圖1所示。
在靜電放電防護(hù)電路1中，由于NMOS晶體管Mnl的柵極連接于反相 器的輸出端，而反相器的輸入端則連接于電阻R和電容C之間的節(jié)點(diǎn)，因此 其所造成的柵極耦合效應(yīng)(gate couple effect)便可以利用極快的反應(yīng)速度來進(jìn) 行電源箝制，以達(dá)到靜電放電防護(hù)的目的。
然而，如圖1所示的現(xiàn)有的靜電放電防護(hù)電路的缺點(diǎn)在于，因?yàn)镹MOS 晶體管具有明顯的驟回崩潰(snapback)現(xiàn)象，因此被驅(qū)動(dòng)的NMOS晶體管Mnl 容易發(fā)生崩潰(breakdown)而燒毀，這使得NMOS晶體管的寬度(width)在設(shè)計(jì) 上必須非常地大，才足夠M靜電放電電流而不會(huì)使之燒毀，但過大的MOS 晶體管面積卻容易發(fā)生導(dǎo)通(turn on)不均勻的問題。
請(qǐng)參閱圖2，其為美國(guó)專利第5,744,842號(hào)所提出的靜電放電防護(hù)電路的電路圖。圖2與圖1的不同處在于，靜電放電防護(hù)電路2是由相同的ESD瞬 時(shí)檢測(cè)電路20以及與其并聯(lián)的一顆基板觸發(fā)場(chǎng)氧化層裝置(substrate trigger field-oxide device)STFOD所構(gòu)成，如圖2所示。
在這種靜電放電防護(hù)電路2中，因?yàn)槭褂玫氖腔逵|發(fā)場(chǎng)氧化層裝置 STFOD,雖然具有能夠忍受較大靜電放電電流的優(yōu)點(diǎn)，但缺點(diǎn)卻是反應(yīng)速度 較慢。
職是之故，申請(qǐng)人鑒于現(xiàn)有技術(shù)中所產(chǎn)生的缺失，經(jīng)過悉心試驗(yàn)與研究， 并一本鍥而不舍的精神，終構(gòu)思出本發(fā)明"靜電放電防護(hù)的電源箝制電路，，， 以下為本發(fā)明的簡(jiǎn)要說明。

發(fā)明內(nèi)容
因此，有必要構(gòu)思一種應(yīng)用在集成電路中的靜電放電防護(hù)的電源箝制電 路，不但能夠以極快的速度進(jìn)行電源箝制，也可以忍受極大的靜電放電電流， 同時(shí)改善前述二種現(xiàn)有技術(shù)的缺點(diǎn)，達(dá)到靜電放電防護(hù)的目的。
根據(jù)上述構(gòu)想，本發(fā)明提出一種靜電放電防護(hù)的電源箝制電路，其形成 一集成電路的一部分，該集成電路具有一高壓電源線及一低壓電源線，該靜 電放電防護(hù)的電源箝制電路包括一ESD瞬時(shí)檢測(cè)電路，電性連接于該高壓 電源線及該低壓電源線之間；及一主電路，由該ESD瞬時(shí)檢測(cè)電路所驅(qū)動(dòng)且 電性連接于該高壓電源線及該低壓電源線之間。該主電路包括 一晶體管， 具有一柵極、 一漏極、 一源極及一基板，該柵極電性連接于該ESD瞬時(shí)檢測(cè) 電路，該漏極及該源極電性連接于該高壓電源線及該低壓電源線之間；及一 場(chǎng)氧化層裝置，具有三端及一基板，該三端電性連接于該高壓電源線及該低 壓電源線之間，該場(chǎng)氧化層裝置的該基板電性連接于該晶體管的該基板。
本發(fā)明借由下列附圖及詳細(xì)說明，以使得更深入的了解


圖1: 一種現(xiàn)有的靜電放電防護(hù)電路的電路圖。 圖2:美國(guó)專利第5,744,842號(hào)所提出的靜電放電防護(hù)電路的電路圖。 圖3:本發(fā)明所提出的靜電放電防護(hù)的電源箝制電路的第一較佳實(shí)施例 的電路圖。
5圖4:本發(fā)明所提出的靜電放電防護(hù)的電源箝制電路的第二較佳實(shí)施例 的電路圖。
圖5:本發(fā)明所提出的靜電放電防護(hù)的電源箝制電路的第三較佳實(shí)施例 的電路圖。
圖6:本發(fā)明所提出的靜電放電防護(hù)的電源箝制電路的第四較佳實(shí)施例 的電路圖。
圖7:本發(fā)明所提出的靜電放電防護(hù)的電源箝制電路的第五較佳實(shí)施例 的電路圖。
具體實(shí)施例方式
請(qǐng)參閱圖3,其為本發(fā)明所提出的靜電放電防護(hù)的電源箝制電路的第一 較佳實(shí)施例的電路圖。圖3的靜電放電防護(hù)的電源箝制電路3包括了 ESD瞬 時(shí)檢測(cè)電路30以及由元件31與32所構(gòu)成的主電路。ESD瞬時(shí)檢測(cè)電路30 及主電路皆電性連接于高壓電源線VDD與低壓電源線VSS之間。
在圖3的實(shí)施例中，ESD瞬時(shí)檢測(cè)電路30包括了連接于高壓電源線VDD 與低壓電源線VSS之間的彼此串聯(lián)的電容C與電阻R,而元件31是一 NMOS 晶體管，元件32是一場(chǎng)氧化層裝置(field-oxide device)。
如圖3所示，本發(fā)明主要的發(fā)明精神在于，讓NMOS晶體管31的基板 與場(chǎng)氧化層裝置32的基板彼此電性連接，如此一來，便可以先利用NMOS 晶體管31的柵極耦合效應(yīng)先驅(qū)動(dòng)NMOS晶體管31，再利用NMOS晶體管 31的基^l來觸發(fā)(trigger)場(chǎng)氧化層裝置32。
由于利用NMOS晶體管31的柵極耦合效應(yīng)驅(qū)動(dòng)NMOS晶體管31的反 應(yīng)速度較快，而利用NMOS晶體管31的基板觸發(fā)場(chǎng)氧化層裝置32則可使其 忍受較大的靜電防護(hù)電流；因此，本發(fā)明所提出的靜電放電防護(hù)電路3可以 同時(shí)具有前述二種現(xiàn)有技術(shù)的優(yōu)點(diǎn)。
在圖3的實(shí)施例中，是以一NMOS晶體管來當(dāng)作場(chǎng)氧化層裝置32，而在 同樣的發(fā)明精神下，也可以利用一硅控整流體(SCR)來當(dāng)作場(chǎng)氧化層裝置32， 如圖4所示。
請(qǐng)參閱圖4,其為本發(fā)明所提出的靜電放電防護(hù)的電源箝制電路的第二 較佳實(shí)施例的電路圖。在圖4中，ESD瞬時(shí)檢測(cè)電路40的元件與配置方式皆與圖3相同，NMOS晶體管41的配置方式亦與NMOS晶體管31相同，但卻 將場(chǎng)氧化層裝置32以硅控整流體(SCR)42來實(shí)施；但不改變的是，此時(shí) NMOS晶體管41的基板仍是電性連接于硅控整流體(SCR)42的P型基板，以 確保流經(jīng)NMOS晶體管41的靜電放電電流能夠流至硅控整流體(SCR)42的P 型基板處，借此達(dá)成前述利用NMOS晶體管41的基板來觸發(fā)場(chǎng)氧化層裝置 42的目的。
除了前述電阻-電容(RC)式的ESD瞬時(shí)檢測(cè)電路之外，也可以采用前述 第二種現(xiàn)有技術(shù)所提電阻-電容-反相器的方式來配置ESD瞬時(shí)檢測(cè)電路。請(qǐng) 參閱圖5，其為本發(fā)明所提出的靜電放電防護(hù)的電源箝制電路的第三較佳實(shí) 施例的電路圖。圖5與圖3的不同處在于ESD瞬時(shí)檢測(cè)電路50的元件與配 置方式；亦即，除了將電阻R與電容C的串聯(lián)順序顛倒之外，還在NMOS晶 體管51的柵-極電性連接了一個(gè)反相器，該反相器的配置方式與前述現(xiàn)有技術(shù) 相同，是使用互相串聯(lián)的一 PMOS晶體管Mp以及一 NMOS晶體管Mn所構(gòu) 成。當(dāng)然，圖5中的電路作動(dòng)與前二個(gè)實(shí)施例大致相同，所能達(dá)到的效果亦 類似，故此處不再加以贅述。
請(qǐng)參閱圖6,其為本案所提出的靜電放電防護(hù)的電源箝制電路的第四較 佳實(shí)施例的電路圖。圖6與圖5的不同處在于，將構(gòu)成場(chǎng)氧化層裝置52的場(chǎng) NMOS晶體管32以硅控整流體62來取代，其余的電路作動(dòng)則與前述實(shí)施例 大致相同，所能達(dá)到的效果亦類似。
請(qǐng)參閱圖7,其為本案所提出的靜電放電防護(hù)的電源箝制電路的第五較 佳實(shí)施例的電路圖。圖7與圖3的不同處在于NMOS晶體管71與場(chǎng)NMOS 晶體管72的電性連接方式；亦即，場(chǎng)NMOS晶體管72的基板同時(shí)電性連接 于NMOS晶體管71的源極和低壓電源線VSS，場(chǎng)NMOS晶體管72的柵極 則改為電性連接于低壓電源線VSS。利用這種不同的連接方式，也能達(dá)到先 利用NMOS晶體管71的柵極耦合效應(yīng)先驅(qū)動(dòng)NMOS晶體管71 ，再利用NMOS 晶體管71來觸發(fā)場(chǎng)氧化層裝置72的目的。
綜上所述，本發(fā)明所提出的靜電放電防護(hù)的電源箝制電路是將傳統(tǒng)技術(shù) 中由NMOS晶體管所觸發(fā)的場(chǎng)NMOS晶體管設(shè)置在NMOS晶體管旁邊，讓 二者的基板互相電性連接以共享P型基板，使得靜電放電電流能夠依序流經(jīng) NMOS晶體管的基板與場(chǎng)NMOS晶體管的基板，如此便能夠使得該靜電放電靜電放電電流，達(dá)到靜電放電防護(hù)的目的,
權(quán)利要求
1.一種靜電放電(ESD)防護(hù)的電源箝制電路，其形成一集成電路的一部分，該集成電路具有一高壓電源線及一低壓電源線，該靜電放電防護(hù)的電源箝制電路包括一ESD瞬時(shí)檢測(cè)電路，電性連接于該高壓電源線及該低壓電源線之間；及一主電路，由該ESD瞬時(shí)檢測(cè)電路所驅(qū)動(dòng)且電性連接于該高壓電源線及該低壓電源線之間，包括一晶體管，具有一柵極、一漏極、一源極及一基板，該柵極電性連接于該ESD瞬時(shí)檢測(cè)電路，該漏極及該源極電性連接于該高壓電源線及該低壓電源線之間；及一場(chǎng)氧化層裝置，具有三端及一基板，該三端電性連接于該高壓電源線及該低壓電源線之間，該場(chǎng)氧化層裝置的該基板電性連接于該晶體管的該基板。
2. 如權(quán)利要求1所述的靜電放電防護(hù)的電源箝制電路，其中該ESD瞬時(shí) 檢測(cè)電3各包4舌一電容，具有一第一端及一第二端，該電容的該第一端電性連接于該高 壓電源線，該電容的該第二端電性連接于該晶體管的該柵極；及一電阻，具有一第一端及一第二端，該電阻的該第一端電性連接于該電 容的該第二端，該電阻的該第二端電性連接于該低壓電源線。
3. 如權(quán)利要求1所述的靜電放電防護(hù)的電源箝制電路，其中該ESD瞬時(shí) 檢測(cè)電路包括一電阻，具有一第一端及一第二端，該電阻的該第一端電性連接于該高 壓電源線；一電容，具有一第一端及一第二端，該電容的該第一端電性連接于該電 阻的該第二端，該電容的該第二端電性連接于該低壓電源線；一PMOS晶體管，具有一源極、 一柵極及一漏極，該P(yáng)MOS晶體管的該 源極電性連接于該高壓電源線，該P(yáng)MOS晶體管的該柵極電性連接于該電阻 的該第二端及該電容的該第一端，該P(yáng)MOS晶體管的該漏極電性連接于該晶 體管的該柵極；及一NMOS晶體管，具有一漏極、 一柵極及一源極，該NMOS晶體管的該 漏極電性連接于該P(yáng)MOS晶體管的該漏極，該NMOS晶體管的該柵極電性連 接于該電阻的該第二端及該電容的該第一端，該NMOS晶體管的該源極電性 連接于該低壓電源線。
4. 如權(quán)利要求1所述的靜電放電防護(hù)的電源箝制電路，其中該晶體管是 一NMOS晶體管。
5. 如權(quán)利要求1所述的靜電放電防護(hù)的電源箝制電路，其中該場(chǎng)氧化層 裝置是一場(chǎng)NMOS晶體管。
6. 如權(quán)利要求1所述的靜電放電防護(hù)的電源箝制電路，其中該場(chǎng)氧化層 裝置是一硅控整流體。
全文摘要
本發(fā)明是指一種靜電放電防護(hù)的電源箝制電路，其形成一集成電路的一部分，該集成電路具有一高壓電源線及一低壓電源線，該靜電放電防護(hù)的電源箝制電路包括一ESD瞬時(shí)檢測(cè)電路及一主電路，該ESD瞬時(shí)檢測(cè)電路電性連接于該高壓電源線及該低壓電源線之間，該主電路由該ESD瞬時(shí)檢測(cè)電路所驅(qū)動(dòng)且電性連接于該高壓電源線及該低壓電源線之間。該主電路包括一晶體管及一場(chǎng)氧化層裝置，該場(chǎng)氧化層裝置的該基板電性連接于該晶體管的該基板。這種靜電放電防護(hù)的電源箝制電路能以極快的速度進(jìn)行電源箝制，也能忍受極大的靜電放電電流，達(dá)到靜電放電防護(hù)的目的。
文檔編號(hào)H02H9/00GK101562334SQ20081009362
公開日2009年10月21日 申請(qǐng)日期2008年4月17日 優(yōu)先權(quán)日2008年4月17日
發(fā)明者張?zhí)賹? 鄧志輝 申請(qǐng)人:盛群半導(dǎo)體股份有限公司