專利名稱：集成電路esd全芯片防護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路ESD全芯片防護(hù)電路，屬于集成電路領(lǐng)域。
背景技術(shù)：
自然界的靜電放電(ESD)現(xiàn)象是引起集成電路產(chǎn)品失效的最主要的可靠性問題。據(jù)研 究調(diào)査表明，集成電路失效產(chǎn)品中的30%都是由于遭受靜電放電現(xiàn)象所引起的。因此，改善 集成電路靜電放電防護(hù)的可靠性對提高產(chǎn)品的成品率乃至帶動整個(gè)國民經(jīng)濟(jì)具有不可忽視的 作用。
靜電放電現(xiàn)象根據(jù)電荷來源的不同，通常分為三種放電模式HBM (人體放電模式)， 麗(機(jī)器放電模式)，CDM (組件充電放電模式)。而最常見也是工業(yè)界產(chǎn)品必須通過的兩 種靜電放電模式是HBM和麗。當(dāng)發(fā)生靜電放電時(shí)，電荷通常從芯片的一只引腳流入而從另一 只引腳流出，此時(shí)靜電電荷產(chǎn)生的電流通常高達(dá)幾個(gè)安培，在電荷輸入引腳產(chǎn)生的電壓高達(dá) 幾伏甚至幾十伏。如果較大的ESD電流流入內(nèi)部芯片則會造成內(nèi)部芯片的損壞，同時(shí)，在輸 入引腳產(chǎn)生的高壓也會造成內(nèi)部器件發(fā)生柵氧擊穿現(xiàn)象，從而導(dǎo)致電路失效。因此，為了防 止內(nèi)部芯片遭受ESD損傷，對芯片的每個(gè)引腳都要進(jìn)行有效的ESD防護(hù)。而ESD防護(hù)單元的設(shè) 計(jì)主要考慮兩個(gè)要點(diǎn) 一是ESD防護(hù)單元能夠泄放較大的ESD電流；二是ESD防護(hù)單元能將輸 入引腳端電壓箝制在低電位。
在ESD防護(hù)的研究發(fā)展過程中，二極管、GGNM0S (柵接地的NM0S) 、 SCR (可控硅)等器 件通常被作為ESD防護(hù)單元。隨著CMOS工藝的發(fā)展，CMOS集成電路已經(jīng)成為集成電路發(fā)展的 主流。對于CMOS集成電路，在芯片的輸入X輸出端通常帶有輸入緩沖級X輸出緩沖級或是MOS 器件的柵極作為輸入。因此，在發(fā)生ESD事件時(shí)，ESD產(chǎn)生的應(yīng)力(電壓)會直接作用于MOS 器件的柵氧化層上，如果ESD防護(hù)單元不能及時(shí)開啟并將輸入端箝制在低電位(通常指低于 MOS器件的柵氧化層擊穿電壓)，則會引起輸入端\輸出端MOS器件的柵氧化層發(fā)生擊穿現(xiàn)象 ，從而造成芯片性能的失效。
普遍的采用二極管加電源箝位單元(Power Clamp)的ESD全芯片防護(hù)電路如圖1所示。 圖1中對輸入引腳12采用雙二極管進(jìn)行ESD防護(hù)，對輸出引腳13也采用雙二極管進(jìn)行ESD防護(hù) ，電源線VDD和VSS間采用電源箝位單元14 (Power Clamp)進(jìn)行ESD防護(hù)。當(dāng)輸入引腳與電源 線VDD間發(fā)生ESD事件時(shí)，ESD電流的泄放路徑如圖1中的ESD Path所示。各引腳間通過走公共的電源線IO (VDD-Bus)禾nil (VSS-Bus)來達(dá)到全芯片的ESD防護(hù)。如果芯片的輸入\輸出信 號大于電源電壓(如乘法器等)，為了提高ESD防護(hù)單元的觸發(fā)電壓(ESD防護(hù)單元的開啟電 壓)，也有的采用如圖2所示的ESD全芯片防護(hù)電路。圖2中采用了兩條浮空的ESD軌20和21， 兩浮空的ESD軌作為ESD總線。對輸入引腳12和輸出引腳13都采用雙二極管結(jié)構(gòu)進(jìn)行ESD防護(hù) ，兩ESD軌之間采用電源箝位單元14 (Power Clamp)進(jìn)行ESD防護(hù)。
上述兩種防護(hù)方案都存在以下缺點(diǎn)第一，當(dāng)發(fā)生ESD事件時(shí)，ESD應(yīng)力直接作用于內(nèi)部 核心器件；第二，當(dāng)ESD電流較大時(shí)，ESD電流在ESD防護(hù)單元上產(chǎn)生的壓降仍會導(dǎo)致MOS器件 的柵氧化層發(fā)生擊穿；第三，如果芯片的內(nèi)部核心電路存在寄生的低阻通道，貝膽SD電流會 流入內(nèi)部核心電路。如圖2中所示，當(dāng)在VDD與VSS間發(fā)生ESD事件時(shí)，所希望的ESD電流路徑 是如圖2中的Path2，若此時(shí)內(nèi)部核心電路存在VDD到VSS的低阻寄生通路Parasitic path，那 么ESD電流就會流入內(nèi)部電路，從而導(dǎo)致內(nèi)部核心電路損壞。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種集成電路ESD全芯片防護(hù)電路，以克服現(xiàn)有技術(shù) 存在的ESD應(yīng)力直接作用于內(nèi)部核心器件、ESD電流會流入內(nèi)部芯片、ESD電流在ESD防護(hù)單元 上產(chǎn)生的壓降導(dǎo)致MOS器件的柵氧化層發(fā)生擊穿等不足。
為了解決所述的技術(shù)問題，本發(fā)明采取以下技術(shù)方案，它主要包括電源箝位單元，輸入 X輸出端ESD防護(hù)單元，Real VDD外部電源總線，Real VSS外部電源總線，Virtual VDD內(nèi)部 電源總線，Virtual VSS內(nèi)部電源總線，電源VDD開關(guān)，電源VSS開關(guān)以及輸入X輸出端ESD開 關(guān)電路和ESD檢測電路。Real VDD外部電源總線和Real VSS外部電源總線分別與核心電路芯 片引腳焊盤直接相連接，Virtual VDD內(nèi)部電源總線通過電源VDD開關(guān)與Real VDD外部電源總 線連接，Virtual VSS內(nèi)部電源總線通過電源VSS開關(guān)與Real VSS外部電源總線連接。
所述的電源箝位單元采用普遍的RC耦合觸發(fā)的NM0S器件或PM0S器件。
所述的輸入X輸出端ESD防護(hù)單元可采用普遍的二極管、GGNM0S (柵接地的NM0S) 、 SCR (可控硅)等ESD防護(hù)器件。
所述的電源VDD開關(guān)電路由單個(gè)PMOS器件組成，其柵極接ESD檢測信號1，源極與襯底相連。
所述的電源VSS開關(guān)電路由單個(gè)NMOS器件組成，其柵極接ESD檢測信號2，漏極與襯底相連。
所述的輸入X輸出端ESD開關(guān)電路由PMOS傳輸管和NMOS傳輸管以及選擇性開關(guān)組成，其中 PM0S傳輸管和NM0S傳輸管構(gòu)成CM0S信號傳輸門。所述的ESD檢測電路由電阻R、電容C以及2n+l (n為自然數(shù))級反向器構(gòu)成，第2n+l級反 向器輸出接ESD檢測信號1，第2n級反向器輸出接ESD檢測信號2。
所述的ESD檢測電路由電容C、電阻R以及2n+l (n為自然數(shù))級反向器構(gòu)成，第2n+l級反 向器輸出接ESD檢測信號2，第2n級反向器輸出接ESD檢測信號l。
本發(fā)明的有益效果利用本發(fā)明的ESD全芯片防護(hù)電路可以有效的克服現(xiàn)有技術(shù)的缺點(diǎn) ，不但可以達(dá)到泄放ESD電流的目的，而且可以防止ESD應(yīng)力直接作用于內(nèi)部核心電路以及防 止ESD電流流入內(nèi)部核心電路，從而有效地改善了ESD防護(hù)的可靠性。


圖l為現(xiàn)有技術(shù)的采用二極管加電源箝位單元(Power Clamp)的ESD全芯片防護(hù)電路示 意圖2為現(xiàn)有技術(shù)的采用兩條浮空ESD軌的ESD全芯片防護(hù)電路示意圖； 圖3為本發(fā)明的示意圖4為本發(fā)明的任一輸入/輸出引腳的ESD防護(hù)電路示意圖； 圖5為本發(fā)明的電源VDD開關(guān)示意圖； 圖6為本發(fā)明的電源VSS開關(guān)示意圖； 圖7為本發(fā)明的輸入X輸出端ESD開關(guān)電路示意圖； 圖8為常用的ESD檢測電路示意圖； 圖9為常用的ESD檢測電路的另一種結(jié)構(gòu)示意圖； 圖10為常用的采用三級反向器構(gòu)成的ESD檢測電路示意圖。
具體實(shí)施例方式
具體實(shí)施例方式如附圖3、 4所示意，本發(fā)明所采取的技術(shù)方案主要包括電源箝位單元 14、 Real VDD外部電源總線30禾服eal VSS外部電源總線31、 Virtual VDD內(nèi)部電源總線32、 Virtual VSS內(nèi)部電源總線33、電源VDD開關(guān)34、電源VSS開關(guān)35、輸入X輸出端ESD防護(hù)單元 36、輸入\輸出端ESD開關(guān)電路37和ESD檢測電路38。
在以上技術(shù)方案中所設(shè)置的Real VDD外部電源總線30和Real VSS外部電源總線31分別與 內(nèi)部核心電路15的芯片引腳焊盤直接相連接；Virtual VDD內(nèi)部電源總線32和Virtual VSS內(nèi) 部電源總線33不與芯片引腳的焊盤直接相連接(即浮空)，而作為內(nèi)部核心電路的電源總線 。Virtual VDD內(nèi)部電源總線32通過電源VDD開關(guān)34 (即圖5所示意)與Real VDD外部電源總 線30連接，Virtual VSS內(nèi)部電源總線33通過電源VSS開關(guān)35 (即圖6所示意)與Real VSS外 部電源總線31連接。在輸入X輸出端設(shè)置有輸入X輸出端ESD開關(guān)電路37 (即圖7所示意)，開
6關(guān)的一端與芯片的輸入焊盤相連接，而另一端接至內(nèi)部核心電路15。在外部電源總線30和外 部電源總線31間設(shè)計(jì)ESD檢測電路38 (即圖10所示意)，用于檢測ESD信號。當(dāng)芯片正常工作 時(shí)，ESD檢測電路38檢測到的ESD檢測信號1 (低電平)使電源VDD開關(guān)34導(dǎo)通，ESD檢測信號 2 (高電平)使電源VSS開關(guān)35導(dǎo)通。此時(shí)，電源VDD開關(guān)34將外部電源總線30電壓傳輸?shù)絻?nèi) 部電源總線32，電源VSS開關(guān)33將外部電源總線31電壓傳輸?shù)絻?nèi)部電源總線33，輸入\輸出端 ESD開關(guān)電路37中的MP0傳輸管70和麗0傳輸管71構(gòu)成CM0S信號傳輸門(如圖7所示意)，電路 正常工作時(shí)ESD檢測信號使輸入X輸出端ESD開關(guān)電路37導(dǎo)通并傳輸正常的輸入信號，而當(dāng)發(fā) 生ESD事件時(shí)，ESD檢測電路檢測到的ESD檢測信號1和2能使輸入X輸出端ESD開關(guān)電路37、電 源VDD開關(guān)34、電源VSS開關(guān)35斷開，并通過輸入X輸出端ESD防護(hù)單元36 (ESD Clamp)和電 源箝位單元14 (Power Clamp)在Real VDD外部電源總線30和Real VSS外部電源總線31間泄 放ESD電流而不會對內(nèi)部核心電路15產(chǎn)生任何影響。
輸入X輸出端ESD防護(hù)單元36與輸入X輸出端ESD開關(guān)電路37可以采用獨(dú)立的單元來實(shí)現(xiàn)， 輸入X輸出端ESD防護(hù)單元36要實(shí)現(xiàn)的功能(泄放ESD電流)也可以利用輸入X輸出端ESD開關(guān) 電路37自身來實(shí)現(xiàn)。如果采用獨(dú)立單元，輸入X輸出端ESD防護(hù)單元36可采用常見的二極管、 GG麗OS、 SCR等ESD防護(hù)器件來泄放ESD電流，而輸入X輸出端ESD開關(guān)電路37用來實(shí)現(xiàn)切斷 ESD電流的功能，從而防止ESD電流流入內(nèi)部電核心路15。為了簡化電路，輸入X輸出端ESD防 護(hù)單元36也可以省略，即泄放ESD電流的功能可以通過輸入X輸出端ESD開關(guān)電路37內(nèi)寄生的 二極管來實(shí)現(xiàn)，并通過與電源箝位單元14的結(jié)合也能實(shí)現(xiàn)全芯片防護(hù)。
所述的電源VDD開關(guān)34如圖5所示。由一個(gè)PM0S器件50來實(shí)現(xiàn)開關(guān)功能，其柵極接ESD檢 測信號l，源極與襯底相連。當(dāng)電路正常工作時(shí)，ESD檢測信號1為低電平，PM0S器件50導(dǎo)通 并傳輸外部電源電壓VDD信號。當(dāng)發(fā)生ESD事件時(shí)，ESD檢測信號1 (S卩PM0S器件50的柵極電位 )與PM0S器件50的源極電位相同，此時(shí)PM0S器件50截止，從而可以防止ESD電流流入內(nèi)部電 核心路15。
所述的電源VSS開關(guān)35如圖6所示。由一個(gè)NM0S器件60來實(shí)現(xiàn)開關(guān)功能，其柵極接ESD檢 測信號2，漏極與襯底相連。當(dāng)電路正常工作時(shí)，ESD檢測信號2為高電平，NM0S器件60導(dǎo)通 并傳輸外部電源電壓VSS信號。當(dāng)發(fā)生ESD事件時(shí)，ESD檢測信號2 (即麗0S器件60的柵極電位 )為低電位，此時(shí)NM0S器件60截止，從而可以防止ESD電流流入內(nèi)部電核心路15。
所述的輸入X輸出端ESD開關(guān)電路37如圖7所示。該輸入X輸出端ESD開關(guān)電路由MPO傳輸管 70和麗0傳輸管71構(gòu)成CM0S信號傳輸門，用于電路正常工作時(shí)傳輸正常信號，MP1選擇性開關(guān) 72和麗1選擇性開關(guān)73進(jìn)行選擇性的開啟(電路正常工作時(shí))與關(guān)斷(發(fā)生ESD事件時(shí))。所述的ESD檢測電路38如圖8所示。該ESD檢測電路由電阻R、電容C以及2n+l (n為自然數(shù) )級反向器80構(gòu)成。第2n+l級反向器輸出接ESD檢測信號l，第2n級反向器輸出接ESD檢測信 號2。
所述的ESD檢測電路38也可采用如圖9所示的電路。該電路由電容C、電阻R以及2n+l (n 為自然數(shù))級反向器80構(gòu)成。與圖8相反，第2n+l級反向器輸出接ESD檢測信號2，第2n級反 向器輸出接ESD檢測信號1。
若采用圖8方案構(gòu)建ESD檢測電路，并且采用三級反向器。其具體電路如圖10所示。 PM0S器件102 (即MP3)和NM0S器件103 (即麗3)構(gòu)成第一級反向器，PM0S器件104 (即MP4) 和NMOS器件105 (即麗4)構(gòu)成第二級反向器，PMOS器件106 (g卩MP5)和NMOS器件107 (即麗5 )構(gòu)成第三級反向器。
所述的電源箝位單元14 (Power Clamp)可以采用常見的RC耦合觸發(fā)的NMOS器件或PMOS 器件，也可采用DTSCR (二極管觸發(fā)的SCR) 、 GGNMOS等常用的ESD電源箝位單元。
權(quán)利要求
1.一種集成電路片上ESD全芯片防護(hù)電路，它包括電源箝位單元(14)、核心電路(15)，其特征在于Real VDD外部電源總線(30)和Real VSS外部電源總線(31)分別與核心電路(15)的芯片引腳焊盤直接相連接，Virtual VDD內(nèi)部電源線(32)通過VDD開關(guān)(34)與Real VDD外部電源總線(30)連接，Virtual VSS內(nèi)部電源線(33)通過VSS開關(guān)(35)與Real VSS外部電源總線(31)連接；在輸入\輸出端設(shè)置有ESD開關(guān)電路(37)、ESD檢測電路(38)。
2.根據(jù)權(quán)利要求1所述的集成電路ESD全芯片防護(hù)電路，其特征在于 :在輸入X輸出端還設(shè)置有ESD防護(hù)單元(36)。
3.根據(jù)權(quán)利要求1所述的集成電路ESD全芯片防護(hù)電路，其特征在于 :所述的電源VDD開關(guān)(34)的電路為PMOS器件(50)的柵極接ESD檢測信號1 ，源極與襯底 相連。
4.根據(jù)權(quán)利要求1所述的集成電路ESD全芯片防護(hù)電路，其特征在于 :所述的電源VSS開關(guān)(35)的電路為NMOS器件(60)的柵極接ESD檢測信號2，漏極與襯底 相連。
5.根據(jù)權(quán)利要求1所述的集成電路ESD全芯片防護(hù)電路，其特征在于 :所述的輸入X輸出端ESD開關(guān)電路(37)由MP0傳輸管(70)和麗0傳輸管(71) 、 MP1選擇 性開關(guān)(72)和麗1選擇性開關(guān)(73)組成，其中MP0傳輸管(70)和麗0傳輸管(71)構(gòu)成 CMOS信號傳輸門。
6.根據(jù)權(quán)利要求1所述的集成電路ESD全芯片防護(hù)電路，其特征在于 :所述的ESD檢測電路(38)由電阻R、電容C以及2n+l級反向器80構(gòu)成，第2n+l級反向器輸 出接ESD檢測信號1，第2n級反向器輸出接ESD檢測信號2。
7.根據(jù)權(quán)利要求1所述的集成電路ESD全芯片防護(hù)電路，其特征在于 :所述的ESD檢測電路(38)由電容C、電阻R以及2n+l級反向器80構(gòu)成，第2n+l級反向器輸 出接ESD檢測信號2，第2n級反向器輸出接ESD檢測信號l。
8.根據(jù)權(quán)利要求1所述的集成電路ESD全芯片防護(hù)電路，其特征在于:ESD檢測電路(38)采用三級反向器構(gòu)成，其中PM0S器件(102)和NM0S器件(103)構(gòu)成第一級反向器，PM0S器件(104)和NM0S器件(105)構(gòu)成第二級反向器，PM0S器件(106)和NM0S器件(107)構(gòu)成第三級反向器。
9.根據(jù)權(quán)利要求1所述的集成電路ESD全芯片防護(hù)電路，其特征在于:所述的電源箝位單元(14)采用RC耦合觸發(fā)的麗OS器件或PMOS器件。
全文摘要
本發(fā)明公開了一種集成電路的片上ESD全芯片防護(hù)電路，它包括電源箝位單元(14)、RealVDD外部電源總線(30)和Real VSS外部電源總線(31)分別與核心電路(15)的芯片引腳焊盤直接相連接，VirtualVDD內(nèi)部電源線(32)通過電源VDD開關(guān)(34)與Real VDD外部電源總線(30)連接，VirtualVSS內(nèi)部電源線(33)通過電源VSS開關(guān)(35)與Real VSS外部電源總線(31)連接；在輸入/輸出端設(shè)置有ESD開關(guān)電路(37)、ESD防護(hù)單元(36)；在外部電源總線30和31間設(shè)置ESD檢測電路(38)。本發(fā)明能有效地改善ESD防護(hù)的可靠性。
文檔編號H02H9/00GK101626154SQ20091030427
公開日2010年1月13日 申請日期2009年7月13日 優(yōu)先權(quán)日2009年7月13日
發(fā)明者波 宋, 李明亮, 杜曉陽, 董樹榮, 霍明旭, 雁 韓, 黃大海 申請人:浙江大學(xué)