專利名稱：一種用于集成電路芯片esd保護的低壓scr結構的制作方法
技術領域：
本發(fā)明屬于電子技術領域，涉及半導體集成電路芯片的靜電釋放(Electrostatic Discharge，簡稱為ESD)保護電路設計技術，尤指一種用單個控制電路來控制多個保護器 件，使保護器件能夠及時有效地泄放ESD電流，同時還能節(jié)約控制電路所占的硅片面積。
背景技術：
靜電放電現象是半導體器件或電路在制造、生產、組裝、測試、存放、搬運等的過程 中一種常見的現象，其所帶來的過量電荷，會在極短的時間內經由集成電路的引腳傳入集 成電路中，而破壞集成電路的內部電路。為了解決此問題，在芯片設計時通常會在I/O引 腳旁放置一個保護電路，該保護電路必須在靜電放電的脈沖使內部電路發(fā)生損壞之前先行 啟動，以迅速地鉗位過高的電壓，進而減少ESD現象所導致的破壞。然而，隨著集成電路工 藝特征尺寸的減小，它對靜電放電的防護能力也在降低，使得CMOS器件對靜電變得更加敏 感，因ESD而損傷的情形更加嚴重。而且在同等靜電保護措施下，先進的工藝(如輕摻雜漏 結構等)容易使得器件ESD防護能力下降；就算把器件的尺寸加大，其抗ESD的能力也不 會被提高，同時由于器件尺寸增大導致芯片面積也增大，其帶來的寄生效應也更為明顯。因 此，如何提高芯片的抗ESD能力，并盡量降低ESD保護電路所使用的面積，已是集成電路在 設計時必須考慮的一個重要問題。在CMOS工藝中，最常用的I/O 口保護電路是由一對互補的GGNMOS (Gate-Grounded NM0S)管和⑶PMOS (Gate-VDD PM0S)管構成，如圖1所示。當MOS管的漏端發(fā)生正的ESD 脈沖(相對于源和襯底端)時，MOS管的漏區(qū)與襯底區(qū)將發(fā)生雪崩擊穿，并因此產生雪崩 電流，該電流將使襯底區(qū)和源區(qū)之間產生電位差，當該電位差大于二極管的開啟電壓時，由 MOS換的漏/襯底/源組成的寄生雙極晶體管(BJT)開啟，并由此泄放ESD電流，以起到對 芯片內部電路的保護作用。但由于用于ESD保護的MOS管往往需要很大的寬度，且為了增 加多指狀MOS管在ESD發(fā)生時開啟的均勻性，經常會對MOS的漏端進行擴展，即拉長漏端接 觸孔到柵邊緣的距離(Drain Contact to Gate Spacing，簡稱DCGS)，以增大漏端的鎮(zhèn)流電 阻，但這樣會帶來很大的寄生電容，導致1/0 口的負載電容增加。為減小負載電容和節(jié)約芯片面積，應減小與1/0相并聯的ESD保護器件所占用的 面積，在較小的面積情況下達到較高的ESD保護能力，可以用圖2或圖3所示的保護電路。在圖2中，用兩個小面積的二極管做保護，并在1/0 pad旁的VDD-VSS間做了一個大面積的電源鉗位電路，使得發(fā)生于1/0與VDD之間，或1/0與VSS之間的ESD電流能分別 通過1/0與VDD間的二極管或1/0與VSS間的二極管的正向導通，同時通過電源鉗位電路 泄放。該電路雖然1/0 口的負載電容小，但由于其在泄放ESD電流時的壓降(為二極管的 正向導通電壓和電源鉗位電路的維持電壓之和)可能較大，因此難以獲得更高的抗ESD能 力。在圖3 中，使用了 SCR(Silicon Controlled Rectifier)的一種變形結構-低
壓觸發(fā)的SCR(Low-Voltage Trigger SCR,簡稱LVTSCR)-代替圖1中的GG匪OS管禾口⑶PMOS管。由于LVTSCR在正向ESD脈沖(即I/O PAD為正電位，VSS為零電位)下，器件 中由N+區(qū)、P阱、N+區(qū)組成的MOS管會發(fā)生雪崩擊穿，并導致器件內寄生的PNP和NPN晶體 管開啟和泄放ESD電流，而在反向ESD脈沖(即I/O PAD為負電位，VSS為零電位)下，它 表現為一個正偏二極管的性質，因此，對于發(fā)生在I/O腳和VSS腳之間的ESD，可通過連于 I/O和VSS間的LVTSCR以SCR或正偏二極管的方式直接泄放；對于發(fā)生在I/O腳和VDD腳 之間的ESD，則可通過該LVTSCR(以SCR或正偏二極管的方式)與連于VDD和VSS之間的 LVTSCR(以正偏二極管或SCR的方式)相串聯的方式泄放。使用SCR器件可以得到很強的 抗ESD能力，但是在芯片正常工作時，由于外部的干擾，SCR可能會出現誤觸發(fā)，引起閂鎖效 應(latch-up)，導致芯片的失效。為避免這一現象，往往采用提高SCR的維持電壓的手段， 使維持電壓高于電源電壓，但提高維持電壓會增大在泄放ESD電流時LVTSCR上的壓降，并 進而增大功耗，因此往往會使器件的抗ESD能力降低。這也是用SCR做ESD保護器件的設 計難點。

發(fā)明內容
本發(fā)明提供一種用于集成電路芯片ESD保護的低壓SCR結構，能夠對集成電路芯 片的I/O端口提供基于SCR結構的PS模式、PD模式、NS模式和ND模式的保護，同時對集成 電路芯片電源軌VDD和VSS之間提供基于NMOS結構和PMOS結構的保護；本發(fā)明在集成電 路芯片正常工作時具有較高的維持電壓，抗閂鎖效應，而在發(fā)生ESD時的觸發(fā)電壓較低，觸 發(fā)速度較快；本發(fā)明在提供多種模式的ESD保護功能和優(yōu)異的ESD保護性能的同時，還能夠 有效降低保護器件所占用芯片的相對面積和減少寄生電容。一種用于集成電路芯片ESD保護的低壓SCR結構，如圖4所示，包括兩種類型的低 壓SCR ESD保護器件，所述兩種類型的SCR ESD保護器件與它們所保護的集成電路芯片集 成于同一芯片襯底上。所述第一種類型的低壓SCR ESD保護器件包括位于襯底表面的一個N阱區(qū)、兩個 P阱區(qū)、三個P+區(qū)和四個N+區(qū)，所述N阱區(qū)夾于兩個P阱區(qū)之間；第一 P阱區(qū)頂部中間是第 一 N+區(qū)，第一 P阱區(qū)頂部遠離N阱區(qū)的一側是第一 P+區(qū)；第二 P阱區(qū)頂部中間是第二 N+區(qū)， 第二 P阱區(qū)頂部遠離N阱區(qū)的一側是第二 P+區(qū)；N阱區(qū)頂部中間是第三P+區(qū)；第三N+區(qū)位 于第一 P阱區(qū)頂部和N阱區(qū)頂部相連接的區(qū)域，第四N+區(qū)位于第二 P阱區(qū)頂部和N阱區(qū)頂 部相連接的區(qū)域；第一 N+區(qū)和第三N+區(qū)之間的第一 P阱區(qū)上方具有第一多晶硅區(qū)，第一多 晶硅區(qū)與第一 P阱區(qū)之間具有絕緣層；第二 N+區(qū)和第四N+區(qū)之間的第二 P阱區(qū)上方具有第 二多晶硅區(qū)，第二多晶硅區(qū)與第二 P阱區(qū)之間具有絕緣層。第三P+區(qū)通過金屬導線與所保 護的集成電路芯片的I/O端口相連，第三、第四N+區(qū)通過金屬導線與所保護的集成電路芯 片的電源雙軌中的VDD軌相連，第一、第二 P+區(qū)和第一、第二 N+區(qū)以及第一、第二多晶硅區(qū) 均通過金屬導線與所保護的集成電路芯片的電源雙軌中的VSS軌相連。 所述第二種類型的低壓SCR ESD保護器件包括位于襯底表面的一個P阱區(qū)、兩個 N阱區(qū)、三個N+區(qū)和四個P+區(qū)，所述P阱區(qū)夾于兩個N阱區(qū)之間；第一 N阱區(qū)頂部中間是第 一 P+區(qū)，第一 N阱區(qū)頂部遠離P阱區(qū)的一側是第一 N+區(qū)；第二 N阱區(qū)頂部中間是第二 P+區(qū)， 第二 N阱區(qū)頂部遠離P阱區(qū)的一側是第二 N+區(qū)；P阱區(qū)頂部中間是第三N+區(qū)；第三P+區(qū)位 于第一 N阱區(qū)頂部和P阱區(qū)頂部相連接的區(qū)域，第四P+區(qū)位于第二 N阱區(qū)頂部和P阱區(qū)頂部相連接的區(qū)域 ’第一 P+區(qū)和第三P+區(qū)之間的第一 N阱區(qū)上方具有第一多晶硅區(qū)，第一多晶硅區(qū)與第一 N阱區(qū)之間具有絕緣層；第二 P+區(qū)和第四P+區(qū)之間的第二 N阱區(qū)上方具有第 二多晶硅區(qū)，第二多晶硅區(qū)與第二 N阱區(qū)之間具有絕緣層。第三N+區(qū)通過金屬導線與所保 護的集成電路芯片的I/O端口相連，第三、第四P+區(qū)通過金屬導線與所保護的集成電路芯 片的電源雙軌中的VSS軌相連，第一、第二 N+區(qū)和第一、第二 P+區(qū)以及第一、第二多晶硅區(qū) 均通過金屬導線與所保護的集成電路芯片的電源雙軌中的VDD軌相連。
上述技術方案還可有一些變形方案(一 )、如圖5所示，在圖4所示技術方案的基礎上，在第一種類型的低壓SCR ESD 保護器件的N阱區(qū)上方增加第三、第四多晶硅區(qū)；所述第三多晶硅區(qū)位于第三N+區(qū)和第三 P+區(qū)之間的N阱區(qū)上方，所述第四多晶硅區(qū)位于第四N+區(qū)和第三P+區(qū)之間的N阱區(qū)上方， 第三、第四多晶硅區(qū)與N阱區(qū)之間具有絕緣層；所述第三、第四多晶硅區(qū)通過金屬導線與所 保護的集成電路芯片的I/O端口相連。在第二種類型的低壓SCR ESD保護器件的P阱區(qū)上 方增加第三、第四多晶硅區(qū)；所述第三多晶硅區(qū)位于第三P+區(qū)和第三N+區(qū)之間的P阱區(qū)上 方，所述第四多晶硅區(qū)位于第四P+區(qū)和第三N+區(qū)之間的P阱區(qū)上方，第三、第四多晶硅區(qū) 與P阱區(qū)之間具有絕緣層；所述第三、第四多晶硅區(qū)通過金屬導線與所保護的集成電路芯 片的I/O端口相連。( 二)、如圖6所示，在圖4所示技術方案的基礎上，在第一種類型的低壓SCR ESD 保護器件的N阱區(qū)上方增加第三、第四多晶硅區(qū)；所述第三多晶硅區(qū)位于第三N+區(qū)和第三 P+區(qū)之間的N阱區(qū)上方，所述第四多晶硅區(qū)位于第四N+區(qū)和第三P+區(qū)之間的N阱區(qū)上方， 第三、第四多晶硅區(qū)與N阱區(qū)之間具有絕緣層；所述第三、第四多晶硅區(qū)通過金屬導線與所 保護的集成電路芯片的電源雙軌中的VDD軌相連。在第二種類型的低壓SCR ESD保護器件 的P阱區(qū)上方增加第三、第四多晶硅區(qū)；所述第三多晶硅區(qū)位于第三P+區(qū)和第三N+區(qū)之間 的P阱區(qū)上方，所述第四多晶硅區(qū)位于第四P+區(qū)和第三N+區(qū)之間的P阱區(qū)上方，第三、第四 多晶硅區(qū)與P阱區(qū)之間具有絕緣層；所述第三、第四多晶硅區(qū)通過金屬導線與所保護的集 成電路芯片的電源雙軌中的VSS軌相連。(三)、如圖7所示，在圖6所示的技術方案基礎上，在第一種類型的低壓SCRESD 保護器件中的第一多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VDD軌之間增加一 個電容，在第一多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VSS軌之間增加一個電 阻；在第二多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VDD軌之間增加一個電容， 在第二多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VSS軌之間增加一個電阻。在第 二種類型的低壓SCR ESD保護器件中的第一多晶硅區(qū)與所保護的集成電路芯片的電源雙軌 中的VSS軌之間增加一個電容，在第一多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的 VDD軌之間增加一個電阻；在第二多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VSS 軌之間增加一個電容，在第二多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VDD軌之 間增加一個電阻。上述方案中，所述第一種類型的低壓SCR ESD保護器件提供PS模式(I/O腳電位 為正，VSS腳電位為零，其余引腳皆浮空)和PD模式(I/O腳電位為正，VDD腳電位為零，其 余引腳皆浮空)以及VDD-VSS之間的ESD防護。所述第二種類型的低壓SCR ESD保護器件 提供ND模式(I/O腳電位為負，VDD腳電位為零，其余引腳皆浮空)和NS模式(I/O腳電位為負，VSS腳電位為零，其余引腳皆浮空)以及VDD-VSS之間的ESD防護。本發(fā)明提供的用于集成電路芯片ESD保護的低壓SCR結構包括兩類低壓SCR ESD 保護器件，第一類器件集成了 2個N阱二極管結構和2個NMOS結構，其中2個N阱二極管 連接于I/O 口和VDD之間，2個NMOS連接于VDD和VSS之間，且N阱二極管和NMOS共同組 成SCR結構。第一種類型的低壓SCR ESD保護器件提供PS模式、PD模式和VDD-VSS之間 的ESD防護。第二類器件集成了 2個P阱二極管結構和2個PMOS結構，其中2個P阱二極 管連接于I/O 口和VSS之間，2個PMOS連接于VSS和VDD之間，且P阱二極管和PMOS共同 組成SCR結構。第二種類型的低壓SCRESD保護器件提供ND模式、NS模式和VDD-VSS之間 的ESD防護。本發(fā)明提供的用于集成電路芯片ESD保護的低壓SCR結構具有以下特點1、使用了 SCR結構作為I/O 口的ESD保護器件，所需要的面積比常規(guī)MOS結構小， 其帶來的寄生電容也將因此而減小。2、在I/O端口的保護結構中通過二極管利用了 VDD軌和VSS軌之間的寄生電容， 使得器件在發(fā)生ESD時的觸發(fā)電壓更低、觸發(fā)速度更快，因此對內部電路的保護效果更好。 3、在I/O端口的保護結構中直接將I/O端口所在的阱區(qū)連至VDD軌或VSS軌，使 得集成電路芯片在正常工作時ESD保護器件觸發(fā)困難，因此不易由外界干擾而導致誤觸發(fā) 和影響芯片正常工作。 4、在I/O斷口的保護結構中直接集成了可用于VDD軌和VSS軌之間ESD保護的MOS 器件，且?guī)缀醪⒉灰虼硕黾有酒拿娣e，因此將可以減小或省去專門用作VDD軌和VSS軌 之間保護器件的面積。而且在某一 I/O斷口發(fā)生ESD放電時，其他I/O 口保護結構中所集 成的這種VDD軌和VSS軌之間的保護器件也將可以提供輔助的ESD電流泄放通道。


圖1為芯片I/O 口常用的ESD保護電路之一的示意圖。圖2為芯片I/O 口常用的ESD保護電路之二的示意圖。圖3為芯片I/O 口常用的ESD保護電路之三的示意圖。圖4為本發(fā)明提供的第一種用于集成電路芯片ESD保護的低壓SCR結構圖。圖5為本發(fā)明提供的第二種用于集成電路芯片ESD保護的低壓SCR結構圖。圖6為本發(fā)明提供的第三種用于集成電路芯片ESD保護的低壓SCR結構圖。圖7為本發(fā)明提供的第四種用于集成電路芯片ESD保護的低壓SCR結構圖。圖8為本發(fā)明提供的用于集成電路芯片ESD保護的低壓SCR結構中第一種類型保 護器件在PS模式ESD脈沖(I/O 口對VSS的正脈沖)下的電流泄放路徑示意圖。圖9為圖8的等效電路圖。圖10為50微米寬的普通LVTSCR器件與本發(fā)明中50微米寬的第一種類型保護器 件在ESD發(fā)生瞬態(tài)時的仿真曲線。圖11為本發(fā)明提供的用于集成電路芯片ESD保護的低壓SCR結構中第一種類型 保護器件在PD模式ESD脈沖(I/O 口對VDD的正脈沖)下的電流泄放路徑示意圖。圖12為本發(fā)明提供的用于集成電路芯片ESD保護的低壓SCR結構中第二種類型 保護器件在ND模式ESD脈沖(I/O 口對VDD的負脈沖)下的電流泄放路徑示意圖。
圖13為圖12的等效原理圖。圖14為本發(fā)明提供的用于集成電路芯片ESD保護的低壓SCR結構中第二種類型 保護器件在NS模式ESD脈沖(I/O 口對VSS的負脈沖)下的電流泄放路徑示意圖。
具體實施例方式為了使本發(fā)明所要解決的技術問題、技術方案及積極效果更加清楚明白，以下結 合附圖對本發(fā)明進行進一步詳細說明。
具體實施方式
一一種用于集成電路芯片ESD保護的低壓SCR結構，如圖4所示，包括兩種類型的低 壓SCR ESD保護器件，所述兩種類型的SCR ESD保護器件與它們所保護的集成電路芯片集 成于同一芯片襯底上。所述第一種類型的低壓SCR ESD保護器件包括位于襯底表面的一個N阱區(qū)、兩個 P阱區(qū)、三個P+區(qū)和四個N+區(qū)，所述N阱區(qū)夾于兩個P阱區(qū)之間；第一 P阱區(qū)頂部中間是第 一 N+區(qū)，第一 P阱區(qū)頂部遠離N阱區(qū)的一側是第一 P+區(qū)；第二 P阱區(qū)頂部中間是第二 N+區(qū)， 第二 P阱區(qū)頂部遠離N阱區(qū)的一側是第二 P+區(qū)；N阱區(qū)頂部中間是第三P+區(qū)；第三N+區(qū)位 于第一 P阱區(qū)頂部和N阱區(qū)頂部相連接的區(qū)域，第四N+區(qū)位于第二 P阱區(qū)頂部和N阱區(qū)頂 部相連接的區(qū)域；第一 N+區(qū)和第三N+區(qū)之間的第一 P阱區(qū)上方具有第一多晶硅區(qū)，第一多 晶硅區(qū)與第一 P阱區(qū)之間具有絕緣層；第二 N+區(qū)和第四N+區(qū)之間的第二 P阱區(qū)上方具有第 二多晶硅區(qū)，第二多晶硅區(qū)與第二 P阱區(qū)之間具有絕緣層。第三P+區(qū)通過金屬導線與所保 護的集成電路芯片的I/O端口相連，第三、第四N+區(qū)通過金屬導線與所保護的集成電路芯 片的電源雙軌中的VDD軌相連，第一、第二 P+區(qū)和第一、第二 N+區(qū)以及第一、第二多晶硅區(qū) 均通過金屬導線與所保護的集成電路芯片的電源雙軌中的VSS軌相連。所述第二種類型的低壓SCR ESD保護器件包括位于襯底表面的一個P阱區(qū)、兩個 N阱區(qū)、三個N+區(qū)和四個P+區(qū)，所述P阱區(qū)夾于兩個N阱區(qū)之間；第一 N阱區(qū)頂部中間是第 一 P+區(qū)，第一 N阱區(qū)頂部遠離P阱區(qū)的一側是第一 N+區(qū)；第二 N阱區(qū)頂部中間是第二 P+區(qū)， 第二 N阱區(qū)頂部遠離P阱區(qū)的一側是第二 N+區(qū)；P阱區(qū)頂部中間是第三N+區(qū)；第三P+區(qū)位 于第一 N阱區(qū)頂部和P阱區(qū)頂部相連接的區(qū)域，第四P+區(qū)位于第二 N阱區(qū)頂部和P阱區(qū)頂 部相連接的區(qū)域；第一 P+區(qū)和第三P+區(qū)之間的第一 N阱區(qū)上方具有第一多晶硅區(qū)，第一多 晶硅區(qū)與第一 N阱區(qū)之間具有絕緣層；第二 P+區(qū)和第四P+區(qū)之間的第二 N阱區(qū)上方具有第 二多晶硅區(qū)，第二多晶硅區(qū)與第二 N阱區(qū)之間具有絕緣層。第三N+區(qū)通過金屬導線與所保 護的集成電路芯片的I/O端口相連，第三、第四P+區(qū)通過金屬導線與所保護的集成電路芯 片的電源雙軌中的VSS軌相連，第一、第二 N+區(qū)和第一、第二 P+區(qū)以及第一、第二多晶硅區(qū) 均通過金屬導線與所保護的集成電路芯片的電源雙軌中的VDD軌相連。
具體實施方式
二如圖5所示，在圖4所示技術方案的基礎上，在第一種類型的低壓SCR ESD保護器 件的N阱區(qū)上方增加第三、第四多晶硅區(qū)；所述第三多晶硅區(qū)位于第三N+區(qū)和第三P+區(qū)之 間的N阱區(qū)上方，所述第四多晶硅區(qū)位于第四N+區(qū)和第三P+區(qū)之間的N阱區(qū)上方，第三、第 四多晶硅區(qū)與N阱區(qū)之間具有絕緣層；所述第三、第四多晶硅區(qū)通過金屬導線與所保護的 集成電路芯片的I/O端口相連。在第二種類型的低壓SCR ESD保護器件的P阱區(qū)上方增加第三、第四多晶硅區(qū)；所述第三多晶硅區(qū)位于第三P+區(qū)和第三N+區(qū)之間的P阱區(qū)上方，所 述第四多晶硅區(qū)位于第四P+區(qū)和第三N+區(qū)之間的P阱區(qū)上方，第三、第四多晶硅區(qū)與P阱 區(qū)之間具有絕緣層；所述第三、第四多晶硅區(qū)通過金屬導線與所保護的集成電路芯片的I/ O端口相連。
具體實施方式
三如圖6所示，在圖4所示技術方案的基礎上，在第一種類型的低壓SCR ESD保護器件的N阱區(qū)上方增加第三、第四多晶硅區(qū)；所述第三多晶硅區(qū)位于第三N+區(qū)和第三P+區(qū)之 間的N阱區(qū)上方，所述第四多晶硅區(qū)位于第四N+區(qū)和第三P+區(qū)之間的N阱區(qū)上方，第三、第 四多晶硅區(qū)與N阱區(qū)之間具有絕緣層；所述第三、第四多晶硅區(qū)通過金屬導線與所保護的 集成電路芯片的電源雙軌中的VDD軌相連。在第二種類型的低壓SCR ESD保護器件的P阱 區(qū)上方增加第三、第四多晶硅區(qū)；所述第三多晶硅區(qū)位于第三P+區(qū)和第三N+區(qū)之間的P阱 區(qū)上方，所述第四多晶硅區(qū)位于第四P+區(qū)和第三N+區(qū)之間的P阱區(qū)上方，第三、第四多晶硅 區(qū)與P阱區(qū)之間具有絕緣層；所述第三、第四多晶硅區(qū)通過金屬導線與所保護的集成電路 芯片的電源雙軌中的VSS軌相連。
具體實施方式
四如圖7所示，在圖6所示的技術方案基礎上，在第一種類型的低壓SCR ESD保護器 件中的第一多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VDD軌之間增加一個電容， 在第一多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VSS軌之間增加一個電阻；在第 二多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VDD軌之間增加一個電容，在第二多 晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VSS軌之間增加一個電阻。在第二種類型 的低壓SCR ESD保護器件中的第一多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VSS 軌之間增加一個電容，在第一多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VDD軌之 間增加一個電阻；在第二多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VSS軌之間增 加一個電容，在第二多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VDD軌之間增加一 個電阻。上述方案中，所述第一種類型的低壓SCR ESD保護器件提供PS模式(I/O腳電位 為正，VSS腳電位為零，其余引腳皆浮空)和PD模式(I/O腳電位為正，VDD腳電位為零，其 余引腳皆浮空)以及VDD-VSS之間的ESD防護。所述第二種類型的低壓SCR ESD保護器件 提供ND模式(I/O腳電位為負，VDD腳電位為零，其余引腳皆浮空)和NS模式(I/O腳電位 為負，VSS腳電位為零，其余引腳皆浮空)以及VDD-VSS之間的ESD防護。下面以圖6所示技術方案為例對本發(fā)明提供的用于集成電路芯片ESD保護的低壓 SCR結構進行工作原理說明(其他具體實施方式
的工作原理基本相同)。在PS模式的ESD脈沖下，第一種類型的低壓SCR ESD保護器件的電流泄放通路如 圖8所示。寄生BJT器件Ql (由N阱區(qū)、第三N+區(qū)、第一 P阱區(qū)和第一 N+區(qū)組成)與Q2 (由 第三P+區(qū)、N阱區(qū)、第三N+區(qū)和第一 P阱區(qū))組成SCR結構，電容C為VDD-VSS軌之間的寄 生電容。在PS模式的ESD條件下，第一種類型的低壓SCR ESD保護器件的等效原理圖如圖 9所示，SCR結構內的NMOS結構會發(fā)生擊穿，擊穿電流會使BJT器件Ql的基-發(fā)射結(由 第一 P阱區(qū)和第一 N+區(qū)組成)正偏，從而使Ql導通；同時，由于在PS模式下VDD軌是浮空 的，因此，I/O 口的電壓將通過Q2發(fā)射-基結(由第三P+區(qū)、N阱區(qū)和第三N+區(qū)組成)二極管對寄生電容C充電，從而形成Q2的基極電流，使Q2開啟。而Q2的集電極電流將為Ql 的基極提供電流，Ql的集電極電流將為Q2的基極提供電流，最終SCR結構導通以泄放ESD 電流。而一般的N型LVTSCR則只是通過NMOS擊穿導致的Ql的導通來觸發(fā)，因此，第一種 類型的低壓SCR ESD保護器件在ESD發(fā)生時的開啟速度會比普通的LVTSCR要快。假設器 件的寬度為50um，在本發(fā)明所提供的第一種類型的低壓SCR ESD保護器件，用IpF的電容模 擬VDD軌和VSS軌之間的寄生電容(實際上該寄生電容要遠大于IpF)，如圖10所示，本發(fā) 明所提供的第一種類型的低壓SCR ESD保護器件的電壓尖峰低于普通的LVTSCR器件，因此 能更好的保護內部電路。另外，與一般N型LVTSCR不同的是，Q2沒有引出從基區(qū)到發(fā)射區(qū) 的阱電阻，因此Q2的發(fā)射區(qū)注入效率會更高，SCR結構的鉗位電壓會更低，并因此達到更好 的ESD保護效果。在該SCR開啟后，如果此時I/O端口與VSS之間的ESD電壓依然很高，則 ESD電流可通過芯片中其他采用了同樣保護結構的I/O端口的SCR結構中的連接于VDD軌 和VSS軌之間的NMOS結構和PMOS結構泄放。具體到圖9中，當被保護的集成電路芯片中 有N個I/O端口使用了本發(fā)明提供的第一種類型的低壓SCRESD保護器件，除該SCR中所含 的匪OS結構外，這樣連于VDD軌和VSS軌之間的額外的匪OS結構數量為(N-I)個，而PMOS 結構數量為N個。因此在多個I/O 口都使用了這種保護結構時，芯片的抗ESD能力將會得 到增強。圖9中的電流路徑說明如下 路徑1 經過第一種類型的低壓SCR ESD保護器件本身SCR結構的泄放路徑；
路徑2 額外經過PMOS結構的泄放路徑；路徑3 額外經過NMOS結構的泄放路徑； 路徑4 =VDD軌與VSS軌之間寄生電容C對SCR的觸發(fā)電流路徑。在PD模式的ESD脈沖下，本發(fā)明所提供的第一種類型的低壓SCR ESD保護器件的 電流泄放通路如圖11所示。ESD電流從I/O端口經二極管(由第三P+區(qū)、N阱區(qū)和第三N+ 區(qū)組成)泄放至VDD軌。對于發(fā)生于VDD和VSS之間的ESD現象，均可通過第一種類型的低壓SCR ESD保 護器件中的NMOS結構進行泄放。因此，本發(fā)明所提供的第一種類型的低壓SCR ESD保護器 件在為I/O端口提供ESD防護的同時，也能為VDD軌與VSS軌之間提供ESD防護。當被保護的集成電路芯片正常工作時，VSS軌的電位為零，VDD軌接電源，I/O端口 的電位介于VDD軌和VSS軌的電位之間。VSS軌通過與之相連的第一、第二 P+區(qū)分別使第 一、第二 P阱區(qū)偏置為零電位，而N阱區(qū)則由與VDD軌相連的第三、第四N+區(qū)偏置在VDD軌 電位，因此，此時第一種類型的低壓SCR ESD保護器件等效為連接于VDD軌和VSS軌之間的 NMOS結構和連接于I/O端口和VDD軌之間的P+/N阱二極管。即使由于噪聲導致I/O端口 的電位略高于VDD軌電位，產生的電流也會通過該P+/N阱二極管對VDD軌進行泄放，從而 限制載流子對體區(qū)的注入，使得正常工作時該SCR結構的觸發(fā)很困難，也即第一種類型的 低壓SCR ESD保護器件的抗誤觸發(fā)效果會比普通LVTSCR好。另外，對于I/O端口，第一種 類型的低壓SCR ESD保護器件所引入的寄生電容也將只由二極管造成的，因此，該結構可以 像圖2中的電路一樣達到小寄生電容的要求。在ND模式的ESD脈沖下，第二種類型的低壓SCR ESD保護器件的電流泄放通路如 圖12所示。第二種類型的低壓SCRESD保護器件中寄生BJT器件Q3 (由P阱區(qū)、第三P+區(qū)、 第一 N阱區(qū)和第一 P+區(qū)組成)與Q4 (由第三N+區(qū)、P阱區(qū)、第三P+區(qū)和第一 N阱區(qū)組成)組成SCR結構，電容C為VDD軌與VSS軌之間的寄生電容。在ND模式的ESD條件下，第二種 類型的低壓SCR ESD保護器件的等效原理圖如圖13所示。該SCR結構內的PMOS結構會發(fā) 生擊穿，擊穿電流會使Q3的發(fā)射-基結(由第一 P+區(qū)和第一 N阱區(qū)組成)正偏，從而使Q3 導通；同時，由于在ND模式下VSS軌是浮空的，因此，I/O端口的電壓將通過Q4基-發(fā)射結 (由第三P+區(qū)、P阱區(qū)和第三N+區(qū)組成)二極管對寄生電容C充電，從而形成Q4的基極電 流，使Q4開啟。而Q4的集電極電流將為Q3的基極提供電流，Q3的集電極電流將為Q4的基 極提供電流，最終SCR結構導通以泄放ESD電流。而一般的P型LVTSCR則只是通過PMOS結 構擊穿導致的Ql的導通來觸發(fā)，因此，該器件在ESD發(fā)生時的開啟速度會比普通的LVTSCR 要快。另外，與一般P型LVTSCR不同的是，Q4沒有引出從基區(qū)到發(fā)射區(qū)的阱電阻，因此Q4 的發(fā)射區(qū)注入效率會更高，SCR結構的鉗位電壓會更低，并因此達到更好的ESD保護效果。 在該SCR開啟后，如果此時VDD軌與I/O端口之間的ESD電壓依然很高，則ESD電流可通過 被保護集成電路芯片中其他采用了同樣保護結構的I/O端口的第二種類型的低壓SCR ESD 保護器件中連接于VDD軌和VSS軌之間的NMOS結構和PMOS結構泄放。具體到圖13中，當 被保護集成電路芯片中有N個I/O端口使用了第二種類型的低壓SCR ESD保護器件時，除 該第二種類型的低壓SCR ESD保護器件本身所含的PMOS結構外，這樣連接于VDD軌與VSS 軌之間的額外的PMOS結構數量為(N-I)個，而NMOS數量為N個。因此在多個I/O端口都 使用了第二種類型的低壓SCR ESD保護器件時，被保護集成電路芯片的抗ESD能力將會得 到增強。圖13中的電流路徑說明如下路徑5 經過第二種類型的低壓SCR ESD保護器件本身SCR的泄放路徑；路徑6 額外經過PMOS結構的泄放路徑；路徑7 額外經過NMOS結構的泄放路徑；路徑8 =VDD軌與VSS軌間寄生電容C對SCR的觸發(fā)電流路徑。在NS模式的ESD脈沖下，第二種類型的低壓SCR ESD保護器件的電流泄放通路如 圖14所示。ESD電流從VSS軌經二極管(由第三P+區(qū)、P阱區(qū)和第三N+區(qū)組成)泄放至 I/O 端口。對于發(fā)生于VDD和VSS之間的ESD現象，均可通過第二種類型的低壓SCR ESD保 護器件中的PMOS結構進行泄放。因此，第二種類型的低壓SCR ESD保護器件在為I/O端口 提供ESD防護的同時，也為VDD軌與VSS軌之間提供了 ESD防護。在被保護的集成電路芯片正常 工作時，VSS軌的電位為零，VDD接電源，I/O端口的 電位介于VDD軌和VSS軌的電位之間。VDD軌通過與之相連的第一、第二 N+區(qū)分別使第一、 第二N阱區(qū)偏置為零電位，而P阱區(qū)則由與VSS軌相連的第三、第四P+區(qū)偏置在VSS軌電位， 因此，此時第二種類型的低壓SCR ESD保護器件等效為連于VDD軌和VSS軌之間的PMOS結 構和連接于I/O端口和VSS軌之間的P阱/N+ 二極管。即使由于噪聲導致I/O端口的電位 略低于VSS軌電位，產生的電流也會通過該P阱/N+ 二極管對VSS軌進行泄放，從而限制載 流子對體區(qū)的注入，使得正常工作時該SCR的觸發(fā)很困難，也即第二種類型的低壓SCRESD 保護器件的抗誤觸發(fā)效果會比普通LVTSCR好。另外，對于I/O端口，第二種類型的低壓SCR ESD保護器件所引入的寄生電容也將只由二極管造成的，因此，該結構可以像圖2中的電路 一樣達到小寄生電容的要求。需要特別說明的是，由于本發(fā)明提供的用于集成電路芯片ESD保護的低壓SCR結構為對稱結構，在上述工作原理過程的描述中只描述了一半結構的工作原理，另一半結構 的工作原理是一樣的。綜上所述 ，本發(fā)明提供的用于集成電路芯片ESD保護的低壓SCR結構可為I/O端 口提供PS、PD、NS和ND四種模式的ESD防護，同時又能為VDD軌與VSS軌間提供GGNMOS和 GDPMOS的防護。若一顆集成電路芯片中有多個端口使用本發(fā)明提供的用于集成電路芯片 ESD保護的低壓SCR結構，則被保護集成電路芯片在沒有專門的VDD軌與VSS軌保護電路的 情況下就可提供比較強的抗ESD能力。因此，該保護結構的面積利用率很高。以上只是圖6所示技術方案的具體描述，其他三個具體技術方案的工作原理基本 一樣，在此不再贅述。圖4所示的技術方案由于沒有第三、第四多晶硅區(qū)，因此少了兩個柵 控電極，相比較而言，該技術方案的觸發(fā)速度有所降低，其他性能基本沒有影響。圖5所示 的技術方案與圖6所示的技術方案相比，只是連接關系的變化，其ESD保護能力是基本相同 的。而圖7是所示的技術方案則通過在VDD軌和VSS軌之間加入一個RC電路，通過RC電 路的電壓耦合作用來提高MOS結構的觸發(fā)速度，因而具有更快的觸發(fā)速度，其他性能基本 沒有影響。
權利要求
1.一種用于集成電路芯片ESD保護的低壓SCR結構，包括兩種類型的低壓SCR ESD保 護器件，所述兩種類型的SCR ESD保護器件與它們所保護的集成電路芯片集成于同一芯片 襯底上；所述第一種類型的低壓SCR ESD保護器件包括位于襯底表面的一個N阱區(qū)、兩個P阱 區(qū)、三個P+區(qū)和四個N+區(qū)，所述N阱區(qū)夾于兩個P阱區(qū)之間；第一 P阱區(qū)頂部中間是第一 N+ 區(qū)，第一 P阱區(qū)頂部遠離N阱區(qū)的一側是第一 P+區(qū)；第二 P阱區(qū)頂部中間是第二 N+區(qū)，第二 P阱區(qū)頂部遠離N阱區(qū)的一側是第二 P+區(qū)；N阱區(qū)頂部中間是第三P+區(qū)；第三N+區(qū)位于第 一 P阱區(qū)頂部和N阱區(qū)頂部相連接的區(qū)域，第四N+區(qū)位于第二 P阱區(qū)頂部和N阱區(qū)頂部相 連接的區(qū)域；第一 N+區(qū)和第三N+區(qū)之間的第一 P阱區(qū)上方具有第一多晶硅區(qū)，第一多晶硅 區(qū)與第一 P阱區(qū)之間具有絕緣層；第二 N+區(qū)和第四N+區(qū)之間的第二 P阱區(qū)上方具有第二多 晶硅區(qū)，第二多晶硅區(qū)與第二P阱區(qū)之間具有絕緣層；第三P+區(qū)通過金屬導線與所保護的集成電路芯片的I/O端口相連，第三、第四N+區(qū)通 過金屬導線與所保護的集成電路芯片的電源雙軌中的VDD軌相連，第一、第二 P+區(qū)和第一、 第二 N+區(qū)以及第一、第二多晶硅區(qū)均通過金屬導線與所保護的集成電路芯片的電源雙軌中 的VSS軌相連；所述第二種類型的低壓SCR ESD保護器件包括位于襯底表面的一個P阱區(qū)、兩個N阱 區(qū)、三個N+區(qū)和四個P+區(qū)，所述P阱區(qū)夾于兩個N阱區(qū)之間；第一 N阱區(qū)頂部中間是第一 P+ 區(qū)，第一 N阱區(qū)頂部遠離P阱區(qū)的一側是第一 N+區(qū)；第二 N阱區(qū)頂部中間是第二 P+區(qū)，第二 N阱區(qū)頂部遠離P阱區(qū)的一側是第二 N+區(qū)；P阱區(qū)頂部中間是第三N+區(qū)；第三P+區(qū)位于第 一 N阱區(qū)頂部和P阱區(qū)頂部相連接的區(qū)域，第四P+區(qū)位于第二 N阱區(qū)頂部和P阱區(qū)頂部相 連接的區(qū)域；第一 P+區(qū)和第三P+區(qū)之間的第一 N阱區(qū)上方具有第一多晶硅區(qū)，第一多晶硅 區(qū)與第一 N阱區(qū)之間具有絕緣層；第二 P+區(qū)和第四P+區(qū)之間的第二 N阱區(qū)上方具有第二多 晶硅區(qū)，第二多晶硅區(qū)與第二N阱區(qū)之間具有絕緣層；第三N+區(qū)通過金屬導線與所保護的集成電路芯片的I/O端口相連，第三、第四P+區(qū)通 過金屬導線與所保護的集成電路芯片的電源雙軌中的VSS軌相連，第一、第二 N+區(qū)和第一、 第二 P+區(qū)以及第一、第二多晶硅區(qū)均通過金屬導線與所保護的集成電路芯片的電源雙軌中 的VDD軌相連。
2.根據權利要求1所述的用于集成電路芯片ESD保護的低壓SCR結構，其特征在于所 述第一種類型的低壓SCR ESD保護器件還具有第三、第四多晶硅區(qū)所述第三多晶硅區(qū)位 于第三N+區(qū)和第三P+區(qū)之間的N阱區(qū)上方，所述第四多晶硅區(qū)位于第四N+區(qū)和第三P+區(qū) 之間的N阱區(qū)上方，第三、第四多晶硅區(qū)與N阱區(qū)之間具有絕緣層；所述第三、第四多晶硅區(qū) 通過金屬導線與所保護的集成電路芯片的I/O端口相連；所述第二種類型的低壓SCR ESD保護器件還具有第三、第四多晶硅區(qū)所述第三多晶 硅區(qū)位于第三P+區(qū)和第三N+區(qū)之間的P阱區(qū)上方，所述第四多晶硅區(qū)位于第四P+區(qū)和第 三N+區(qū)之間的P阱區(qū)上方，第三、第四多晶硅區(qū)與P阱區(qū)之間具有絕緣層；所述第三、第四 多晶硅區(qū)通過金屬導線與所保護的集成電路芯片的I/O端口相連。
3.根據權利要求1所述的用于集成電路芯片ESD保護的低壓SCR結構，其特征在于所 述第一種類型的低壓SCR ESD保護器件還具有第三、第四多晶硅區(qū)所述第三多晶硅區(qū)位 于第三N+區(qū)和第三P+區(qū)之間的N阱區(qū)上方，所述第四多晶硅區(qū)位于第四N+區(qū)和第三P+區(qū)之間的N阱區(qū)上方，第三、第四多晶硅區(qū)與N阱區(qū)之間具有絕緣層；所述第三、第四多晶硅區(qū) 通過金屬導線與所保護的集成電路芯片的電源雙軌中的VDD軌相連；所述第二種類型的低壓SCR ESD保護器件還具有第三、第四多晶硅區(qū)所述第三多晶 硅區(qū)位于第三P+區(qū)和第三N+區(qū)之間的P阱區(qū)上方，所述第四多晶硅區(qū)位于第四P+區(qū)和第 三N+區(qū)之間的P阱區(qū)上方，第三、第四多晶硅區(qū)與P阱區(qū)之間具有絕緣層；所述第三、第四 多晶硅區(qū)通過金屬導線與所保護的集成電路芯片的電源雙軌中的VSS軌相連。
4.根據權利要求3所述的用于集成電路芯片ESD保護的低壓SCR結構，其特征在于所 述第一種類型的低壓SCR ESD保護器件中，第一多晶硅區(qū)與所保護的集成電路芯片的電源 雙軌中的VDD軌之間還具有一個電容，第一多晶硅區(qū)與所保護的集成電路芯片的電源雙軌 中的VSS軌之間還具有一個電阻；第二多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的 VDD軌之間還具有一個電容，第二多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中的VSS 軌之間還具有一個電阻；所述第二種類型的低壓SCR ESD保護器件中，第一多晶硅區(qū)與所保護的集成電路芯片 的電源雙軌中的VSS軌之間還具有一個電容，第一多晶硅區(qū)與所保護的集成電路芯片的電 源雙軌中的VDD軌之間還具有一個電阻；第二多晶硅區(qū)與所保護的集成電路芯片的電源雙 軌中的VSS軌之間還具有一個電容，第二多晶硅區(qū)與所保護的集成電路芯片的電源雙軌中 的VDD軌之間還具有一個電阻。
5.根據權利要求1-4任一用于集成電路芯片ESD保護的低壓SCR結構，其特征在于，所 述襯底是P型襯底、N型襯底或SOI襯底。
全文摘要
一種用于集成電路芯片ESD保護的低壓SCR結構，屬于電子技術領域。包括兩類低壓SCR ESD保護器件，第一類器件集成了2個N阱二極管和2個NMOS，其中N阱二極管連接于I/O和VDD之間，NMOS連接于VDD和VSS之間，且N阱二極管和NMOS組成SCR結構，提供PS、PD模式和VDD-VSS之間的ESD防護。第二類器件集成了2個P阱二極管和2個PMOS，其中P阱二極管連接于I/O和VSS之間，PMOS連接于VSS和VDD之間，且P阱二極管和PMOS共同組成SCR結構，提供ND、NS模式和VDD-VSS之間的ESD防護。本發(fā)明在芯片正常工作時具有較高的維持電壓，抗閂鎖效應，而在發(fā)生ESD時的觸發(fā)電壓較低，觸發(fā)速度較快；在提供多種模式的ESD保護功能和優(yōu)異的ESD保護性能的同時，還能夠有效降低保護器件所占用芯片的相對面積和減少寄生電容。
文檔編號H02H9/00GK102034811SQ20101028947
公開日2011年4月27日 申請日期2010年9月21日 優(yōu)先權日2010年9月21日
發(fā)明者劉娟, 喻釗, 張波, 樊航, 蔣苓利 申請人:電子科技大學