專利名稱：一種可配置閾值電壓平衡電路的制作方法
技術領域：
本實用新型涉及集成電路設計中降低工藝偏差對亞閾值電路的影響的電路，尤其是一種結構簡單、高性能的可配置閾值電壓平衡電路，它可以減輕工藝變化對亞閾值設計的影響，并顯著提高亞閾值設計的良率。
背景技術：
隨著集成電路設計技術和集成電路制造工藝的不斷發(fā)展，不斷提高的便攜式設備需求對降低功耗設計技術提出了更高的要求。亞閾值設計是當前超低功耗設計的熱門，通過降低電源電壓(Vdd)進入電路的亞閾值區(qū)域一Vdd小于閾值電壓(Vth)，使得系統(tǒng)工作在電路的線性區(qū)，進而顯著降低系統(tǒng)的動態(tài)、靜態(tài)功耗。但是在具體的實現過程中該設計也引入了一系列類如對工藝偏差的容忍度變差的問題。由于在亞閾值區(qū)域器件的驅動電流與閾值電壓成指數關系，這使得工藝偏差以及器件失配對設計性能的影響亦呈指數級變化。本實用新型著重于減輕工藝偏差對亞閾值設計的影響。由于工藝參數偏差的主要來源是(1)電源電壓Vdd波動；(2)幾何Leff波動；(3)閾值電壓Vth波動；而其中由閾值電壓波動引起的晶體管性能的波動占據了絕對重要的位置，因此降低亞閾值設計中的閾值電壓波動對提高亞閾值電路的良率具有關鍵的意義。
發(fā)明內容本實用新型要解決的技術問題是現有的亞閾值設計存在對工藝偏差容忍度差的問題，需要減輕工藝偏差對亞閾值設計的影響，本實用新型通過閾值電壓波動，提供一種可配置閾值電壓平衡電路。本實用新型的技術方案為一種可配置閾值電壓平衡電路，為數字電路單元提供體偏置，調節(jié)輸出端所連接的數字電路單元的體偏置，所述閾值電壓平衡電路由閾值不平衡探測器、三態(tài)緩沖器和選擇電路三個部分構成，閾值不平衡探測器設有一個PMOS管Pl和一個NMOS管m ；三態(tài)緩沖器設有兩個PMOS管P2、P3，兩個NMOS管N2、N3及一個邏輯開關 SO ；選擇電路設有一個NMOS管N4和一個PMOS管P4，兩個邏輯開關S1、S2，具體的電路連接為閾值不平衡探測器的PMOS管Pl的體端與選擇電路的PMOS管P4的漏極連接，NMOS 管m的體端與選擇電路的NMOS管N4的漏極連接，PMOS管Pl的柵極和源級與電源電壓Vdd 相連，NMOS管附的柵極與源級與地gnd相連，NMOS管附與PMOS管Pl的漏極連接在一起輸出信號Vout ；閾值不平衡探測器的輸出信號Vout與三態(tài)緩沖器的PMOS管P2及NMOS管N2的柵極相連，PMOS管P2與NMOS管N2的漏極連接在一起，并與PMOS管P3及NMOS管N3的柵極相連，PMOS管P3和NMOS管N3的漏極連接在一起后輸出信號Vbody，PMOS管P2、P3的源級連接在一起后與邏輯開關SO的一端相連，邏輯開關SO的另一端與電源電壓Vdd相連， NMOS管N2、N3的源級與地gnd相連，PMOS管P2的體端與選擇電路的PMOS管P4的漏極連接，NMOS管N2的體端與選擇電路的NMOS管N4的漏極連接，PMOS管P3、N3的體端分別與電源電壓Vdd、地gnd相連。三態(tài)緩沖器的輸出信號Vbody分別與選擇電路的邏輯開關Si、S2的一端相連，邏輯開關Sl的另一端與PMOS管P4的漏極相連，邏輯開關S2的另一端與NMOS管N4的漏極相連，PMOS管P4的源級和體端連接到電源電壓Vdd，漏極與被調節(jié)數字電路單元的PMOS管體偏置連接，柵極由外部提供的模式選擇信號Ctrl控制，NMOS管N4的源級和體端連接到地gnd，漏極與被調節(jié)數字電路單元的NMOS管體偏置連接，柵極由外部提供的模式選擇信號⑥控制。與現有技術相比，本實用新型具有以下優(yōu)點及顯著效果(1)超寬范圍的電壓調節(jié)，經過配置，本實用新型的閾值電壓平衡電路可支持從正常電源電壓到亞閾值電源電壓縮放的超寬范圍電壓調節(jié)，即本實用新型的閾值電壓平衡電路可以正常工作在超閾值區(qū)域和亞閾值區(qū)域；(2)采用閾值電壓平衡機制后，PMOS和NMOS晶體管的閾值電壓的不平衡局限于一個更緊的區(qū)域，即本實用新型的閾值電壓平衡電路可以有效的降低工藝偏差導致的閾值電壓失配；(3)本實用新型的開銷較小，僅為由三個可以忽略不計的反相器組成的電路，效果明顯，代價小。并且在系統(tǒng)設計時，可以根據需要在整個芯片塊復制該方案，以減少晶圓內工藝偏差對系統(tǒng)設計性能的影響。

圖1是本實用新型的可配置閾值電壓平衡電路。圖2是晶體管體效應偏置技術的示意圖，(a)為晶體管體效應的物理連接示意圖， (b)為晶體管體效應的電路連接示意圖。圖3是在3 ο工藝偏差的條件下采用本實用新型的可配置閾值電壓平衡電路與常規(guī)電路的閾值電壓波動范圍。圖4是一款反相器采用本實用新型的可配置閾值電壓平衡電路與常規(guī)反相器傳輸延遲的比較圖。
具體實施方式
本實用新型的目的是克服現有技術的缺陷，提供一種結構簡單、高性能的可配置電壓平衡電路，本實用新型的閾值電壓平衡電路是為其他的數字電路單元提供體偏置，通過調節(jié)體偏置，實現閾值電壓平衡的目的。為了降低亞閾值設計中工藝偏差對電路性能的影響，平衡亞閾值設計中晶體管的閾值電壓失配，本實用新型針對亞閾值器件閾值電壓失配的事實設計了一種結構簡單、高性能的可配置電壓平衡電路，該電路能夠提高亞閾值電路的性能和工藝魯棒性，進而提升亞閾值設計的良率。參看圖1，本實用新型的結構簡單、高性能的可配置閾值電壓平衡電路，由閾值不平衡探測器、三態(tài)緩沖器和選擇電路三個部分構成，閾值不平衡探測器設有一個PMOS管Pl 和一個NMOS管m ；三態(tài)緩沖器設有兩個PMOS管P2、P3，兩個NMOS管N2、N3及一個邏輯開關SO ；選擇電路設有一個NMOS管N4和一個PMOS管P4，兩個邏輯開關Si、S2，具體的電路連接為閾值不平衡探測器的PMOS管Pl的體端與選擇電路的PMOS管P4的漏極連接，NMOS 管m的體端與選擇電路的NMOS管N4的漏極連接，PMOS管Pl的柵極和源級與電源電壓Vdd 相連，NMOS管附的柵極與源級與地gnd相連，NMOS管附與PMOS管Pl的漏極連接在一起輸出信號Vout ；閾值不平衡探測器的輸出信號Vout與三態(tài)緩沖器的PMOS管P2及NMOS管N2的柵極相連，PMOS管P2與NMOS管N2的漏極連接在一起，并與PMOS管P3及NMOS管N3的柵極相連，PMOS管P3和NMOS管N3的漏極連接在一起后輸出信號Vbody，PMOS管P2、P3的源級連接在一起后與邏輯開關SO的一端相連，邏輯開關SO的另一端與電源電壓Vdd相連， NMOS管N2、N3的源級與地gnd相連，PMOS管P2的體端與選擇電路的PMOS管P4的漏極連接，NMOS管N2的體端與選擇電路的NMOS管N4的漏極連接，PMOS管P3、N3的體端分別與電源電壓Vdd、地gnd相連。三態(tài)緩沖器的輸出信號Vbody分別與選擇電路的邏輯開關Si、S2的一端相連，邏輯開關Sl的另一端與PMOS管P4的漏極相連，邏輯開關S2的另一端與NMOS管N4的漏極相連，PMOS管P4的源級和體端連接到電源電壓Vdd，漏極與被調節(jié)數字電路單元的PMOS管體偏置連接，柵極由外部提供的模式選擇信號Ctrl控制，NMOS管N4的源級和體端連接到地gnd，漏極與被調節(jié)數字電路單元的NMOS管體偏置連接，柵極由外部提供的模式選擇信號控制。這里的Ctrl信號是由外部控制邏輯給出的信號，控制邏輯根據工作需要控制 Ctrl信號，Ctrl為低電平時(且開關SO斷開，Si、S2閉合)，本實用新型的電路工作在超閾值模式；否則工作在亞閾值模式。在本實用新型實際的操作過程中，本實用新型可以根據不同的電源電壓進入不同的工作模式。在超閾值模式時，邏輯開關SO關斷，因此在三態(tài)緩沖配置在高阻抗狀態(tài)。此時，電源開關晶體管P4和N4開啟，且邏輯開關Si、S2關斷，所以被調節(jié)數字電路單元的 PMOS晶體管體端被連至Vdd，而NMOS管晶體管體端被連至gnd。本實用新型電路在亞閾值模式時，邏輯開關SO開啟，三態(tài)緩沖器正常運作，在這種模式下，邏輯開關Sl、S2開啟，晶體管P4和N4關斷。因此，該緩沖區(qū)的輸出電壓Vbody經過Si、S2提供數字邏輯的體偏置。本實用新型的結構簡單、高性能的可配置閾值電壓平衡電路的具體工作原理如下在前文中，本實用新型已經明確平衡PMOS和NMOS晶體管閾值電壓的重要性?？紤]到PMOS管閾值電壓Vthp和NMOS管閾值電壓Vthn是由不同的摻雜過程控制，本實用新型利用晶體管的體效應來調整晶體管的閾值電壓偏置。圖2顯示的閾值電壓的調整原則， 其中Vbp是在PMOS晶體管的體偏置電壓，Vbn電壓為NMOS管的體偏置電壓。本實用新型提出的一款簡單的閾值電壓平衡機制，參見圖1。考慮到亞閾值電路設計的電源電壓始終小于I VthI，結式二極管不可能開啟，閾值電壓不平衡檢測器由PMOS管和 NMOS管均關斷的反相器組成。在典型工藝角(TT)下，閾值不平衡探測器的輸出信號Vout 和三態(tài)緩沖器的輸出信號Vbody預先設計為Vdd/2。Vout隨工藝和溫度的變化而波動，三態(tài)緩沖器檢測并放大Vout擺幅，其輸出信號Vbody提供被調節(jié)數字電路單元的偏置體電壓， 該調整值會反饋至閾值不平衡探測器的PMOS管和NMOS管的體端，進一步促使閾值不平衡探測器調整PM0S/NM0S管閾值電壓Vth平衡。例如，如果NMOS網絡的下拉能力大于PMOS網絡的上拉能力，Vout將下降，引發(fā)了更大的Vbody下降。這種下降將會引起NMOS的Vth 增加和PMOS的Vth減少，緩解工藝偏差引起的閾值電壓不平衡。經過配置，本設計的閾值電壓平衡電路可支持從正常電源電壓到亞閾值電源電壓縮放的超寬電壓調節(jié)。A、超閾值操作在超閾值模 式時，邏輯開關SO關斷，因此在三態(tài)緩沖配置在高阻抗狀態(tài)。此時，電源開關晶體管P4和N4開啟，且Si、S2關斷，所以被調節(jié)的數字電路單元PMOS晶體管體端被連至Vdd，而NM0s管晶體管體端被連至gnd。因此本實用新型的結構簡單、高性能的可配置閾值電壓平衡電路不會對系統(tǒng)的超閾值性能產生負面影響。B、亞閾值操作在亞閾值模式時，邏輯開關SO開啟，三態(tài)緩沖正常運作。在這種模式下，邏輯開關Si、S2開啟，晶體管P4和N4關斷。閾值電壓平衡探測器探測當前的閾值電壓失配情況，并將其轉換為Vout信號的大小輸出，三態(tài)緩沖器接受Vout信號的輸入，并將信號整形放大，最后輸出的Vbody信號經過邏輯開關Si、S2提供被調節(jié)數字電路單元的體偏置。例如，當NMOS的閾值電壓較小時，Vout的電壓值會下降，進而在經過三態(tài)緩沖器的放大后導致Vbody值較大的下降，體偏置電壓下降導致NMOS管的閾值電壓上升，PMOS管的閾值電壓下降，這樣不平衡的閾值電壓得到補償。需要注意的是，為避免較大的晶體管壓降，必須仔細設計邏輯開關SO、Si、S2尺寸的大小，使得他們的等效導通電阻Ron足夠小。必須承認的是，較小Ron也提高了系統(tǒng)的建立時間。在亞閾值區(qū)域，同樣規(guī)模晶體管的等效導通電阻 Ron變得數百倍于其在超閾值區(qū)域的大小。如果依舊采用PMOS晶體管作為電源電壓開關晶體管，它的尺寸必須設置的非常大，由此帶來的面積和功耗損失將是設計者無法忍受的。 由于NMOS晶體管比PMOS晶體管具有更好的電流特性，其提高的柵端電壓過度驅動晶體管， Ron和晶體管的面積就可以大大減少，同時避免了晶體管的電位下降。因此，在本實用新型的設計中，采用柵過驅動的小尺寸NM0S，這里提高的柵端電壓是從另外的高電壓處獲得的。本實用新型用ξ = (V。ut_Vdd/2)/Vdd表征Vth不平衡，Vout為閾值電壓不平衡探測器輸出，參見圖1所示的內容。亦即，ξ為Vout偏離Vdd/2的程度，顯然，ξ較大，Vth 不平衡更大。圖3展示了現有設計和本實用新型采用閾值電壓平衡機制的設計在3ο工藝偏差條件下的閾值電壓的波動范圍比較。從圖中可以明顯看出，采用閾值電壓平衡機制后， PMOS和NMOS晶體管的閾值電壓不平衡后局限于一個更緊的區(qū)域。更重要的是本實用新型設計方案的開銷為僅由三個可以忽略不計的反相器組成的電路，效果明顯，代價小。系統(tǒng)設計時，可以根據需要在整個芯片塊復制該方案，以減少晶圓內工藝偏差對系統(tǒng)設計性能的影響。為進一步驗證本實用新型提出的閾值電壓平衡機制的有效性，下面以一款反相器為例進行說明，該反相器的寬長比如下(W/L)p/(W/L)n = (280nm/120nm) / (200nm/120nm)。 表1顯示了在相同條件下，帶閾值電壓平衡機制和不帶閾值電壓平衡機制條件下該反相器能夠正常工作的最低電源電壓。表1130nm CMOS反相器的最小電源電壓
權利要求1. 一種可配置閾值電壓平衡電路，其特征是為數字電路單元提供體偏置，調節(jié)輸出端所連接的數字電路單元的體偏置，所述閾值電壓平衡電路由閾值不平衡探測器、三態(tài)緩沖器和選擇電路三個部分構成，閾值不平衡探測器設有一個PMOS管Pl和一個NMOS管m ；三態(tài)緩沖器設有兩個PMOS管P2、P3，兩個NMOS管N2、N3及一個邏輯開關SO ；選擇電路設有一個NMOS管N4和一個PMOS管P4，兩個邏輯開關Si、S2，具體的電路連接為閾值不平衡探測器的PMOS管Pl的體端與選擇電路的PMOS管P4的漏極連接，NMOS管 Nl的體端與選擇電路的NMOS管N4的漏極連接，PMOS管Pl的柵極和源級與電源電壓Vdd 相連，NMOS管m的柵極與源級與地gnd相連，NMOS管附與PMOS管Pl的漏極連接在一起輸出信號Vout ；閾值不平衡探測器的輸出信號Vout與三態(tài)緩沖器的PMOS管P2及NMOS管N2的柵極相連，PMOS管P2與NMOS管N2的漏極連接在一起，并與PMOS管P3及NMOS管N3的柵極相連，PMOS管P3和NMOS管N3的漏極連接在一起后輸出信號Vbody，PM0S管P2、P3的源級連接在一起后與邏輯開關SO的一端相連，邏輯開關SO的另一端與電源電壓Vdd相連，NMOS管 N2、N3的源級與地gnd相連，PMOS管P2的體端與選擇電路的PMOS管P4的漏極連接，NMOS 管N2的體端與選擇電路的NMOS管N4的漏極連接，PMOS管P3、N3的體端分別與電源電壓 Vdd、地gnd相連；三態(tài)緩沖器的輸出信號Vbody分別與選擇電路的邏輯開關Si、S2的一端相連，邏輯開關Sl的另一端與PMOS管P4的漏極相連，邏輯開關S2的另一端與NMOS管N4的漏極相連， PMOS管P4的源級和體端連接到電源電壓Vdd，漏極與被調節(jié)數字電路單元中的PMOS管體偏置連接，柵極由外部提供的模式選擇信號Ctrl控制，NMOS管N4的源級和體端連接到地 gnd，漏極與被調節(jié)數字電路單元的NMOS管體偏置連接，柵極由外部提供的模式選擇信號 —控制。
專利摘要一種可配置閾值電壓平衡電路，由閾值不平衡探測器、三態(tài)緩沖器和選擇電路三個部分構成，閾值不平衡探測器的輸出信號Vout和三態(tài)緩沖器的輸出信號Vbody預先設計為Vdd/2，Vout隨工藝和溫度的變化而波動，三態(tài)緩沖器檢測并放大Vout擺幅，其輸出信號Vbody提供邏輯門的偏置體電壓，該調整值會反饋至閾值不平衡探測器的PMOS管和NMOS管的體端，促使閾值不平衡探測器調整PMOS/NMOS管閾值電壓Vth平衡。本實用新型能夠緩解工藝偏差引起的閾值電壓不平衡，可支持從正常電源電壓到亞閾值電源電壓縮放的超寬電壓調節(jié)。
文檔編號H02M3/157GK202043038SQ201020699088
公開日2011年11月16日 申請日期2010年12月31日 優(yōu)先權日2010年12月31日
發(fā)明者余群齡, 呂百濤, 吳維奇, 柏娜, 龔展立 申請人:東南大學