專利名稱：多相電源供電電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種多相電源供電電路。
背景技術(shù)：
現(xiàn)有的CPU的多相電源供電電路中，通過PWM芯片輸出多相控制信號給多顆驅(qū)動芯片，各驅(qū)動芯片各驅(qū)動一組MOSEFT管，MOSEFT管再通過一電感把12V電壓降到適合CPU 的電壓，為CPU供電。所述PWM芯片在一時間周期對所述各相中電感的電壓進行取樣，將取樣的電壓除以比例系數(shù)獲得各相的電流，再將各相電流相加，除以相數(shù)即可獲得平均電流。 PWM芯片根據(jù)獲得的平均電流調(diào)整輸出的脈沖寬度從而調(diào)整提供給CPU的電壓。現(xiàn)有的獲取電壓的方式是在各相的電感兩端并聯(lián)一個相同的RC電路，通過采樣RC電路上的電壓來獲取電感的電壓。然而，在電路板上實際布線時，各相RC電路的電壓輸出點與P麗芯片的電流感測端子之間的差分線對的長度并不相同。而長的差分線對在傳輸信號時將受到更多的干擾， 在采樣時間相同的情況下，從長差分線對獲取的數(shù)據(jù)更不準(zhǔn)確，從而影響調(diào)節(jié)的效果。

發(fā)明內(nèi)容
有鑒于此，有必要提供一種提高采樣數(shù)據(jù)準(zhǔn)確性的多相電源供電電路。一種多相電源供電電路，其包括PWM芯片及多個子電路。所述各子電路均包括一個電感、一個第一電阻、一個第一電容及一個差分線對。所述各子電路中的第一電阻與所述第一電容串聯(lián)后，再并聯(lián)于該子電路中的電感，所述差分線對均包括第一差分線及第二差分線。所述第一差分線一端電連接于所述第一電阻及第一電容的連接處，另一端電連接于所述PWM芯片的電流感測的一個端子。所述各子電路中還包括一個第二電阻及一個第二電容，所述第二電阻一端電連接于所述第一電容與所述電感的連接點，一端與所述第二電容串聯(lián)，所述第二電容的另一端接地，所述第二差分線一端電連接于所述第二電阻及第二電容的連接處，另一端電連接于所述PWM芯片的電流感測的另一個端子，所述各子電路中的第二電容之間的電容大小的比值等于所述各子電路中的差分線對的長度大小的比值。本發(fā)明提供的電源供電電路通過按照各子電路中的差分線對的長度大小等比例設(shè)置第二電容的電容大小，從而延長了長差分線對的采樣時間，增加了采樣數(shù)量，提高了采樣數(shù)據(jù)的準(zhǔn)確性。


圖I為本發(fā)明的多相電源供電電路的示意圖。主要元件符號說明多相電源供電電路100PWM 芯片110電流感測的端子11、12
子電路120
驅(qū)動芯片20
MOSEFT 管30
電感40
電感的一端41
第一電阻51
第一電容52
第一電容的一端52a
第二電阻61
第二電阻一端61a、61b
第二電容62
第二電容的一端62a、62b
差分線對70
第一差分線71
第一差分線的一端71a、71b
第二差分線72
第二差分線的一端72a、72b
具體實施例方式下面將結(jié)合附圖對本發(fā)明作進一步的詳細說明。請參閱圖1，本發(fā)明提供的多相電源供電電路100，其包括P WM芯片(脈沖寬度調(diào)制芯片)Iio及多個子電路120。本實施方式中，所述多相電源供電電路100為四相供電電路，包括四個子電路120。所述各子電路120均包括一個驅(qū)動芯片20、一組MOSEFT管(功率場效應(yīng)晶體管)30、一個電感40、一個第一電阻51、一個第一電容52、一個第二電阻61、一個第二電容62及一個差分線對70。所述P麗芯片110與所述各驅(qū)動芯片20均電連接，用于將四相控制信號分別輸出給所述四個驅(qū)動芯片20。所述各驅(qū)動芯片20分別與所述各組MOSEFT管30電連接，用于驅(qū)動各組MOSEFT管30通斷。所述各組MOSEFT管30均電連接一所述電感40，所述電感40 用于將輸入電壓Vin降低為提供CPU工作的電壓Vout。所述各子電路120中的第一電阻51與所述第一電容52串聯(lián)后，再并聯(lián)于所述電感40。所述第一電容52的電壓與所述電感40的電流成正比，滿足公式V = kXIXDCR，V 為第一電容52兩端的電壓，k為比例系數(shù)，I為所述電感40所在相的電流，DCR為電感的寄生電阻。通過獲取所述第一電容52的電壓值，所述PWM芯片110將取樣的電壓除以比例系數(shù)即獲得所述電感40的電壓，再將所述電感40的電壓除以所述電感40的寄生電阻的阻值即可獲得該相應(yīng)相的電流。所述各子電路120中的所述第二電阻61的一端61a電連接于所述第一電容52與所述電感40的連接點。本實施方式中，所述第二電阻61的一端61a電連接于所述電感40 的一端41。所述第二電阻61的另一端61b電連接所述第二電容62的一端62a,所述第二電容62的另一端62b接地。
所述各子電路120中的差分線對70均包括第一差分線71及第二差分線72。所述第一差分線71 一端71a電連接于所述第一電阻51及第一電容52的連接處,另一端71b電連接于所述P WM芯片110的一個用于電流感測的端子11。本實施方式中，所述第一差分線 71 一端71a電連接于所述第一電容52的一端52a。所述第二差分線72的一端72a電連接于所述第二電阻61及第二電容62的連接處，另一端72b電連接于所述PWM芯片110的用于電流感測的另一個端子12。本實施方式中，所述第二差分線72的一端72a電連接于所述第二電容62的一端62a。所述各子電路120中的第二電容62之間的電容大小的比值等于所述各子電路120 中的差分線對70的長度大小的比值。假設(shè)四個第二電容62的電容值分別是Cl、C2、C3、 C4，四對差分線對70的長度分別是L1、L2、L3、L4。以C4為基準(zhǔn)，則Cl = C4XL1/L4 ；C2 = C4XL2/L4 ；C3 = C4XL3/L4。由于所述第二電阻61與所述第二電容62組成RC電路，且 RC電路滿足“電阻X電容X時間常數(shù)=延時時間”的條件，所以通過按照差分線對70的長度的比例選擇四個第二電容62的值，能夠起到延長各子電路120中的電壓采樣時間的作用。而由于所述差分線對70長度越長，在數(shù)據(jù)傳輸中受到的雜訊干擾就越多。本發(fā)明中通過增加各子電路120中的電壓采樣時間，能夠增加采樣點的數(shù)量，從而在計算數(shù)據(jù)時，降低雜訊對數(shù)據(jù)的影響，獲得更準(zhǔn)確的數(shù)據(jù)。為了獲得更好的抗干擾能力，所述第二電阻61與所述第二電容62組成RC電路的延遲時間應(yīng)小于等于30納秒，所述第二電阻61的阻值小于300歐姆，所述第二電容62的電容值小于270皮法。本實施方式中，所述第二電阻61均為200歐姆，所述Cl為69皮法、C2為94皮法、C3為106皮法、C4為150皮法。本發(fā)明提供的電源供電電路通過按照各子電路中的差分線對的長度大小等比例設(shè)置第二電容的電容大小，從而延長了長差分線對的采樣時間，增加了采樣數(shù)量，提高了采樣數(shù)據(jù)的準(zhǔn)確性?？梢岳斫獾氖?，對于本領(lǐng)域的普通技術(shù)人員來說，可以根據(jù)本發(fā)明的技術(shù)構(gòu)思做出其它各種相應(yīng)的改變與變形，而所有這些改變與變形都應(yīng)屬于本發(fā)明權(quán)利要求的保護范圍。
權(quán)利要求
1.一種多相電源供電電路，其包括PWM芯片及多個子電路，所述各子電路均包括一個電感、一個第一電阻、一個第一電容及一個差分線對，所述各子電路中的第一電阻與所述第一電容串聯(lián)后，再并聯(lián)于該子電路中的電感，所述差分線對均包括第一差分線及第二差分線，所述第一差分線一端電連接于所述第一電阻及第一電容的連接處，另一端電連接于所述PWM芯片的電流感測的一個端子，其特征在于，所述各子電路中還包括一個第二電阻及一個第二電容，所述第二電阻一端電連接于所述第一電容與所述電感的連接點，一端與所述第二電容串聯(lián)，所述第二電容的另一端接地，所述第二差分線一端電連接于所述第二電阻及第二電容的連接處，另一端電連接于所述PWM芯片的電流感測的另一個端子，所述各子電路中的第二電容之間的電容大小的比值等于所述各子電路中的差分線對的長度大小的比值。
2.如權(quán)利要求I所述的多相電源供電電路，其特征在于，所述各子電路均包括一個驅(qū)動芯片及一組MOSEFT管，所述PWM芯片與所述各驅(qū)動芯片均電連接，將多相控制信號分別輸出給所述四個驅(qū)動芯片，所述各驅(qū)動芯片分別與所述各組MOSEFT管電連接，用于驅(qū)動各組MOSEFT管通斷，所述各組MOSEFT管均電連接所述各電感。
3.如權(quán)利要求I所述的多相電源供電電路，其特征在于，所述第二電阻及所述第二電容組成的電路的延時小于等于30納秒。
4.如權(quán)利要求3所述的多相電源供電電路，其特征在于，所述第二電阻的阻值小于300 歐姆。
5.如權(quán)利要求4所述的多相電源供電電路，其特征在于，所述第二電阻的阻值等于200 歐姆。
6.如權(quán)利要求3所述的多相電源供電電路，其特征在于，所述第二電容的電容值小于 270皮法。
7.如權(quán)利要求6所述的多相電源供電電路，其特征在于，所述各子電路中的第二電容的電容值最大值等于150皮法。
全文摘要
一多相電源供電電路，其包括PWM芯片及多個子電路。各子電路均包括電感、第一電阻、第一電容及差分線對、第二電阻及第二電容。各子電路中的第一電阻與第一電容串聯(lián)后，再并聯(lián)于該子電路中的電感。差分線對均包括第一、第二差分線。第一差分線連接于第一電阻及第一電容的連接處與PWM芯片的電流感測的一個端子之間。第二電阻一端電連接于第一電容與電感的連接點，一端與第二電容串聯(lián)，第二電容的另一端接地，第二差分線電連接于第二電阻及第二電容的連接處與PWM芯片的電流感測的另一個端子之間，各子電路的第二電容之間的電容大小的比值等于對應(yīng)差分線對的長度大小的比值。該電路能延長長的差分線對采樣時間，提高采樣準(zhǔn)確性。
文檔編號H02M3/06GK102609066SQ201110022770
公開日2012年7月25日 申請日期2011年1月20日 優(yōu)先權(quán)日2011年1月20日
發(fā)明者沈玲玲, 童松林 申請人:鴻富錦精密工業(yè)(深圳)有限公司, 鴻海精密工業(yè)股份有限公司