專利名稱：高可靠性電源鉗位esd保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路芯片靜電放電(Electronic Static Discharge，ESD)保護(hù)技術(shù)領(lǐng)域，特別涉及一種高可靠性電源鉗位ESD保護(hù)電路。
背景技術(shù)：
在集成電路芯片制造、封裝、測試、運(yùn)輸以及使用的過程之中，存在著多種不同的靜電放電模式，當(dāng)這些靜電電荷積累在MOS晶體管的柵極上時(shí)，由于MOS晶體管的柵電容很小，這些靜電電荷會(huì)形成很大的等效柵壓，導(dǎo)致器件或者電路的失效，這便是ESD問題。伴隨著集成電路特征尺寸按比例縮小的規(guī)律，柵氧化層做得越來越薄，這樣導(dǎo)致了 ESD保護(hù)問題在納米尺度的器件和電路設(shè)計(jì)之中變得越發(fā)的困難和重要。集成電路的芯片主要通過輸入管腳、輸出管腳、電源管腳以及接地管腳與外界相聯(lián)系，輸入輸出管腳通常會(huì)有相應(yīng)的ESD保護(hù)電路模塊。芯片的核心功能模塊一般會(huì)置于電源管腳和接地管腳之間，所以，一個(gè)可靠的電源鉗位ESD保護(hù)電路是保證芯片功能模塊不受到ESD損傷的關(guān)鍵。已有的電源鉗位ESD保護(hù)電路通常是基于這樣一個(gè)思路用一個(gè)電阻-電容(R-C)濾波結(jié)構(gòu)作為ESD探測電路，當(dāng)探測到ESD脈沖時(shí)，濾波結(jié)構(gòu)給出一個(gè)信號來打開鉗位晶體管，然后由鉗位晶體管釋放掉ESD電荷。圖1所示為目前電源鉗位ESD保護(hù)電路的一個(gè)經(jīng)典例子，圖中的Mbig為鉗位晶體管。當(dāng)一個(gè)快速上升的ESD脈沖來臨的時(shí)候，通過適當(dāng)R-C時(shí)間常數(shù)的設(shè)置，使得R和C的交點(diǎn)的電壓無法立即跟隨電源管腳Vdd上拉，這樣R和C的交點(diǎn)在ESD脈沖來臨的前一段特定時(shí)間內(nèi)為低電平，這個(gè)低電平通過一級反相器傳導(dǎo)到Mbig的柵極，使得Mbig的柵極為高電平，于是Mbig被打開以釋放ESD脈沖積累的電荷。當(dāng)R-C時(shí)間常數(shù)過去之后，R和C的交點(diǎn)的電壓跟上了 Vdd的變化而成為高電平，這個(gè)高電平被反相到Mbig的柵極，于是Mbig 被關(guān)斷，結(jié)束ESD保護(hù)過程。在正常上電的情況下，Vdd的電壓以一個(gè)相對較慢的速度上拉， 這時(shí)R和C的交點(diǎn)一直跟隨Vdd的電壓變化，使得Mbig不被打開，在正常工作的情況下不消耗額外的電源功耗。圖1所示的電路盡管從邏輯上看是沒有問題的，但是隨著器件尺寸的縮小，其ESD 保護(hù)性能的可靠性面臨巨大的挑戰(zhàn)。集成電路特征尺寸的不斷縮小必然要求ESD保護(hù)模塊的R-C部分要盡量做小，由于Mbig的柵壓是在R-C時(shí)間常數(shù)過去之后才被拉低，R-C時(shí)間常數(shù)的減小就會(huì)導(dǎo)致Mbig開啟時(shí)間的縮短，這樣有可能導(dǎo)致ESD電荷釋放不完全從而造成內(nèi)部電路的損傷。另外一個(gè)方面，對于快速上升的正常上電電壓，希望鉗位晶體管不被打開， 即ESD保護(hù)電路不被誤觸發(fā)，那么防誤觸發(fā)能力強(qiáng)的ESD保護(hù)電路也要求把R-C時(shí)間常數(shù)做得很小，這同樣會(huì)與鉗位晶體管足夠長的開啟時(shí)間相矛盾。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題本發(fā)明要解決的技術(shù)問題是如何在ESD保護(hù)電路中電容-電阻模塊的時(shí)間常數(shù)很小的情況下，使鉗位晶體管有足夠長的開啟時(shí)間。( 二 )技術(shù)方案為解決上述技術(shù)問題，本發(fā)明提供了一種高可靠性電源鉗位ESD保護(hù)電路，其特征在于，包括依次連接的電容-電阻模塊、鉗位晶體管開啟模塊、以及鉗位晶體管，還包括鉗位晶體管關(guān)斷模塊，分別與所述電容-電阻模塊和鉗位晶體管連接；所述電容-電阻模塊，用于識(shí)別所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳 Vdd的脈沖是否為靜電放電脈沖，若是，則發(fā)送第一響應(yīng)信號至所述鉗位晶體管開啟模塊， 在經(jīng)過所述電容-電阻模塊的時(shí)間常數(shù)后，發(fā)送第二響應(yīng)信號至所述鉗位晶體管關(guān)斷模塊；所述鉗位晶體管開啟模塊，用于根據(jù)所述第一響應(yīng)信號啟動(dòng)所述鉗位晶體管；所述鉗位晶體管關(guān)斷模塊，用于根據(jù)所述第二響應(yīng)信號關(guān)斷所述鉗位晶體管；所述鉗位晶體管，用于在啟動(dòng)時(shí)，釋放所述靜電放電脈沖帶來的靜電電荷。其中，所述電容-電阻模塊包括串聯(lián)連接的電容Cl和電阻R1，所述電容Cl與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述電阻Rl接地。其中，所述鉗位晶體管為NMOS晶體管Mbigl，所述NMOS晶體管Mbigl的漏極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述NMOS晶體管Mbigl的源極接地。其中，所述鉗位晶體管開啟模塊包括PM0S晶體管Mpl-l、Mpl-2、Mp2、以及NMOS晶體管Mnl，所述PMOS晶體管Mpl-I的柵極與所述電容Cl和電阻Rl的交點(diǎn)連接，所述PMOS 晶體管Mpl-I的源極與所述PMOS晶體管Mpl-2的漏極和柵極分別連接，所述PMOS晶體管 Mpl-2的源極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述PMOS晶體管Mpl-I的漏極分別與所述NMOS晶體管Mnl的漏極和所述PMOS晶體管Mp2的柵極連接， 所述NMOS晶體管Mnl的柵極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接， 所述NMOS晶體管Mnl的源極接地，所述PMOS晶體管Mp2的源極與所述高可靠性電源鉗位 ESD保護(hù)電路的電源管腳Vdd連接，所述PMOS晶體管Mp2的漏極與所述NMOS晶體管Mbigl 的柵極連接。其中，所述鉗位晶體管關(guān)斷模塊包括PM0S晶體管Mp3、Mp4、Mp5、NM0S晶體管Mn3、 Mn2、以及電容C2、C3，所述PMOS晶體管Mp4的柵極與所述電容Cl和電阻Rl的交點(diǎn)連接，所述PMOS晶體管Mp4的源極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述PMOS晶體管Mp4的漏極與電容C2的一端連接，所述電容C2的另一端接地，所述PMOS晶體管Mp4與電容C2的交點(diǎn)分別與所述PMOS晶體管Mp3的柵極和所述NMOS晶體管Mn3的柵極連接，所述PMOS晶體管Mp3的漏極和所述NMOS晶體管Mn3的漏極連接，所述PMOS晶體管Mp3的源極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述NMOS晶體管Mn3的源極接地，所述PMOS晶體管Mp3的漏極和NMOS晶體管Mn3的漏極的交點(diǎn)與所述 PMOS晶體管Mp5的柵極連接，所述PMOS晶體管Mp5的源極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述PMOS晶體管Mp5的漏極與所述電容C3的一端連接，所述電容C3的另一端接地，所述PMOS晶體管Mp5與電容C3的交點(diǎn)與所述NMOS晶體管Mn2的柵極連接，所述NMOS晶體管Mn2的源極接地，所述NMOS晶體管Mn2的漏極與所述NMOS晶體管Mbigl的柵極連接。
(三)有益效果本發(fā)明通過將控制鉗位晶體管開啟和關(guān)斷的電路結(jié)構(gòu)分開，使得在ESD保護(hù)電路中電容-電阻模塊的時(shí)間常數(shù)很小的情況下，鉗位晶體管有足夠長的開啟時(shí)間。


圖1是傳統(tǒng)的電源鉗位ESD保護(hù)電路的具體電路結(jié)構(gòu)示意圖；圖2是按照本發(fā)明一種實(shí)施方式的高可靠性電源鉗位ESD保護(hù)電路的電路原理圖；圖3是圖2所示的高可靠性電源鉗位ESD保護(hù)電路的具體電路結(jié)構(gòu)圖；圖4是對圖1所示的現(xiàn)有技術(shù)的電源鉗位ESD保護(hù)電路的R-C加反相器結(jié)構(gòu)施加一個(gè)ESD脈沖之后，Hspice仿真所得到的R-C加反相器結(jié)構(gòu)輸出節(jié)點(diǎn)的電壓變化示意圖；圖5是對圖2所示的高可靠性電源鉗位ESD保護(hù)電路的電容-電阻模塊施加一個(gè)與圖4相同的ESD脈沖后，Hspice仿真所得到的電容_電阻模塊輸出節(jié)點(diǎn)的電壓變化示意圖；圖6是圖2所示的高可靠性電源鉗位ESD保護(hù)電路施加一個(gè)ESD脈沖后，Mpl-I的柵極電壓和Mp2的柵極電壓變化示意圖；圖7是圖1所示的傳統(tǒng)的電源鉗位ESD保護(hù)電路施加一個(gè)ESD脈沖后，鉗位晶體管的柵極電壓變化示意圖；圖8是圖2所示的高可靠性電源鉗位ESD保護(hù)電路施加一個(gè)ESD脈沖后，鉗位晶體管的柵極電壓變化示意圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例，對本發(fā)明的具體實(shí)施方式
作進(jìn)一步詳細(xì)描述。以下實(shí)施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。本發(fā)明的核心思想是把控制鉗位晶體管開啟和關(guān)斷的電路結(jié)構(gòu)分開，這樣探測電路部分的R、C大小設(shè)置就可以從做小時(shí)間常數(shù)以防誤觸發(fā)，又要做大時(shí)間常數(shù)以得到足夠的鉗位晶體管開啟時(shí)間這樣一個(gè)矛盾的選擇之中脫離出來。在本發(fā)明提出的電路中，探測電路的C-R結(jié)構(gòu)基本上只對鉗位晶體管的開啟起決定性作用，而鉗位晶體管的關(guān)斷則由 C-R時(shí)間常數(shù)加上兩級R-C的時(shí)間延遲來控制，這樣就可以通過做大鉗位晶體管關(guān)斷電路中R-C的時(shí)間延遲來削弱探測電路C-R時(shí)間常數(shù)對鉗位晶體管關(guān)斷的控制作用，從而給C-R 時(shí)間常數(shù)做小的空間。圖2是按照本發(fā)明一種實(shí)施方式的高可靠性電源鉗位ESD保護(hù)電路的電路原理圖，包括依次連接的電容-電阻模塊1、鉗位晶體管開啟模塊2、以及鉗位晶體管4，還包括鉗位晶體管關(guān)斷模塊3，分別與所述電容-電阻模塊1和鉗位晶體管4連接；所述電容-電阻模塊1，用于識(shí)別所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd的脈沖是否為靜電放電脈沖，若是，則發(fā)送第一響應(yīng)信號至所述鉗位晶體管開啟模塊2，在經(jīng)過所述電容-電阻模塊1的時(shí)間常數(shù)后，發(fā)送第二響應(yīng)信號至所述鉗位晶體管關(guān)斷模塊3 ；所述鉗位晶體管開啟模塊2，用于根據(jù)所述第一響應(yīng)信號啟動(dòng)所述鉗位晶體管4 ；
所述鉗位晶體管關(guān)斷模塊3，用于根據(jù)所述第二響應(yīng)信號關(guān)斷所述鉗位晶體管4 ；所述鉗位晶體管4，用于在啟動(dòng)時(shí)，釋放所述靜電放電脈沖帶來的靜電電荷。如圖3所示，所 述電容_電阻模塊1包括串聯(lián)連接的電容Cl和電阻Rl，所述電容Cl與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述電阻Rl接地。所述鉗位晶體管4為NMOS晶體管Mbigl，所述NMOS晶體管Mbigl的漏極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述NMOS晶體管Mbigl的源極接地。所述鉗位晶體管開啟模塊2包括PM0S晶體管Mpl-1、Mpl_2、Mp2、以及NMOS晶體管Mnl，所述PMOS晶體管Mpl-I的柵極與所述電容Cl和電阻Rl的交點(diǎn)連接，所述PMOS 晶體管Mpl-I的源極與所述PMOS晶體管Mpl-2的漏極和柵極分別連接，所述PMOS晶體管 Mpl-2的源極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述PMOS晶體管Mpl-I的漏極分別與所述NMOS晶體管Mnl的漏極和所述PMOS晶體管Mp2的柵極連接， 所述NMOS晶體管Mnl的柵極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接， 所述NMOS晶體管Mnl的源極接地，所述PMOS晶體管Mp2的源極與所述高可靠性電源鉗位 ESD保護(hù)電路的電源管腳Vdd連接，所述PMOS晶體管Mp2的漏極與所述NMOS晶體管Mbigl 的柵極連接。所述鉗位晶體管關(guān)斷模塊3包括PM0S晶體管Mp3、Mp4、Mp5、NMOS晶體管Mn3、 Mn2、以及電容C2、C3，所述PMOS晶體管Mp4的柵極與所述電容Cl和電阻Rl的交點(diǎn)連接，所述PMOS晶體管Mp4的源極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述PMOS晶體管Mp4的漏極與電容C2的一端連接，所述電容C2的另一端接地，所述PMOS晶體管Mp4與電容C2的交點(diǎn)分別與所述PMOS晶體管Mp3的柵極和所述NMOS晶體管Mn3的柵極連接，所述PMOS晶體管Mp3的漏極和所述NMOS晶體管Mn3的漏極連接，所述PMOS晶體管Mp3的源極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述NMOS晶體管Mn3的源極接地，所述PMOS晶體管Mp3的漏極和NMOS晶體管Mn3的漏極的交點(diǎn)與所述 PMOS晶體管Mp5的柵極連接，所述PMOS晶體管Mp5的源極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述PMOS晶體管Mp5的漏極與所述電容C3的一端連接，所述電容C3的另一端接地，所述PMOS晶體管Mp5與電容C3的交點(diǎn)與所述NMOS晶體管Mn2的柵極連接，所述NMOS晶體管Mn2的源極接地，所述NMOS晶體管Mn2的漏極與所述NMOS晶體管Mbigl的柵極連接。本實(shí)施方式的高可靠性電源鉗位ESD保護(hù)電路相對于傳統(tǒng)ESD保護(hù)電路的第一個(gè)改進(jìn)之處就是用電容-電阻(C-R)結(jié)構(gòu)來代替R-C加反相器結(jié)構(gòu)作為ESD脈沖的探測電路。 從邏輯上說，R-C加反相器結(jié)構(gòu)與C-R結(jié)構(gòu)在ESD脈沖之下輸出的電壓曲線變化趨勢基本一樣，二者的區(qū)別在于R-C加反相器結(jié)構(gòu)在ESD脈沖之下輸出的電壓有一個(gè)較快的下降斜率，而C-R結(jié)構(gòu)輸出的電壓則下降較為緩慢。這是因?yàn)閭鹘y(tǒng)的反相器都存在一個(gè)邏輯閾值電壓，理想情況下，邏輯閾值電壓附近反相器的輸入-輸出電壓特性曲線斜率無窮大，實(shí)際應(yīng)用中，斜率不會(huì)是無窮大，但也是一個(gè)相對很大的值，而C-R結(jié)構(gòu)輸出電壓的下降快慢則取決于C-R自身的時(shí)間常數(shù)。這樣在相同的電阻、電容大小設(shè)置下，C-R結(jié)構(gòu)就比R-C加反相器結(jié)構(gòu)更晚達(dá)到一個(gè)特定的低電平。用Hspice進(jìn)行仿真，圖4所示為R-C加反相器結(jié)構(gòu)在一個(gè)特定ESD脈沖下R-C加反相器結(jié)構(gòu)輸出節(jié)點(diǎn)(即Mp的漏極)的電壓變化示意圖，圖 5為電容-電阻模塊1與圖4大小相同的電阻、電容設(shè)置下，施加與圖4相同的ESD脈沖時(shí)電容-電阻模塊1輸出節(jié)點(diǎn)( 即Rl和Cl交點(diǎn))的電壓變化示意圖，對比圖4和圖5，二者下降斜率的區(qū)別可知，本實(shí)施方式的電容-電阻模塊1使得鉗位晶體管開啟時(shí)間比傳統(tǒng)ESD 保護(hù)電路長。本實(shí)施方式的高可靠性電源鉗位ESD保護(hù)電路的工作原理為當(dāng)一個(gè)上升時(shí)間為納秒或者數(shù)十納秒量級的ESD脈沖加到電源管腳Vdd時(shí)，所述電容Cl和電阻Rl的交點(diǎn)的電壓會(huì)跟隨本實(shí)施方式中高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd較快達(dá)到一個(gè)高電平值(即上述第一響應(yīng)信號)，這時(shí)PMOS晶體管Mpl-I關(guān)斷，PMOS晶體管Mp2的柵極被NMOS晶體管Mnl下拉到低電平，然后PMOS晶體管Mp2開啟，把鉗位晶體管Mbigl的柵極電壓拉到高電平，鉗位晶體管Mbigl啟動(dòng)，Mbigl開始釋放所述靜電放電脈沖帶來的靜電電荷。接下來所述電容Cl和電阻Rl的交點(diǎn)的電壓會(huì)以一個(gè)由C-R時(shí)間常數(shù)決定的斜率下降，理想的情況下，所述電容Cl和電阻Rl的交點(diǎn)的電壓下降到Vdd-2|Vthp|，之后，Mpl-I 和Mpl-2就會(huì)開啟，把PMOS晶體管Mp2的柵極電壓上拉，使得Mp2關(guān)斷，在忽略漏電流的情況下，此時(shí)鉗位晶體管Mbigl的柵電壓會(huì)懸浮在之前的Vdd水平，故Mbigl會(huì)繼續(xù)開啟，其中，Vthp表示PMOS晶體管的閾值電壓。在所述電容Cl和電阻Rl的交點(diǎn)的電壓下降到Vdd-|Vthp| (即上述第二響應(yīng)信號)時(shí)，PMOS晶體管Mp4進(jìn)入開啟狀態(tài)，把Mp4的漏極電壓拉高。由于PMOS晶體管Mp4和電容C2組成了一個(gè)等效的R-C延遲結(jié)構(gòu)，所以Mp4的漏極電壓的上拉存在一個(gè)相應(yīng)的R-C 時(shí)間延遲。這個(gè)時(shí)間延遲過后，Mp4的漏極電壓達(dá)到一個(gè)較高的水平，通過Mp3和Mn3組成的反相器，使得Mp5的柵極電壓變?yōu)榈碗娖?，然后Mp5導(dǎo)通，經(jīng)過由Mp5和電容C3決定的時(shí)間延遲，Mn2的柵極電壓被上拉為高電平，這樣Mn2導(dǎo)通，把鉗位晶體管Mbigl的柵極電壓拉低，使其關(guān)斷，結(jié)束釋放ESD脈沖的動(dòng)作。Mp2關(guān)斷之后與Mn2開啟之前的這段時(shí)間內(nèi)，在理想情況下，鉗位晶體管Mbigl的柵極電壓懸浮于Mp2關(guān)斷時(shí)刻的本實(shí)施方式中高可靠性電源鉗位ESD保護(hù)電路的電源管腳 Vdd的狀態(tài)，這樣就避免了由于Mbigl釋放ESD脈沖過程中由本實(shí)施方式中高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd電壓下降導(dǎo)致的Mbigl泄放能力減弱的現(xiàn)象。值得說明的一點(diǎn)是鉗位晶體管開啟模塊里面用到的反相器與傳統(tǒng)反相器有所差另IJ，這個(gè)反相器對于延長Mbig的開啟時(shí)間有兩方面的作用一、用柵極接電源管腳Vdd的晶體管Mnl作一個(gè)電流源，Mnl會(huì)一直處于導(dǎo)通狀態(tài)，這樣即便是Mpl-I和Mpl_2已經(jīng)完全開啟，也無法把Mp2的柵極電壓完全上拉到與電源管腳Vdd相等的高電平，于是Mp2就比沒有 Mnl作電流源的情況下有稍強(qiáng)的導(dǎo)電能力，故而Mn2需要更多的時(shí)間才能把Mbigl的柵極的電平下拉到Mbigl的閾值電壓以下，導(dǎo)致Mbigl更長的開啟時(shí)間。二、用柵極與漏極短接的晶體管Mpl-2作Mpl-I的負(fù)載管，使得Mpl-I的開啟條件變?yōu)樗鲭娙軨l和電阻Rl的交點(diǎn)的電壓下降到Vdd-2|Vthp|以后。比之于不用Mpl-2作負(fù)載管下Vdd-1 Vthp I的開啟條件，所述電容Cl和電阻Rl的交點(diǎn)自然需要一個(gè)更長的時(shí)間來達(dá)到一個(gè)更低的電平，于是也導(dǎo)致Mbigl開啟時(shí)間的延長。圖6為Hspice的仿真結(jié)果，Mp2的柵極電壓(圖中的“V2”) 是在Mpl-I的柵極電壓(圖中的“VI”)下降到360mV左右(與Vdd_2 | Vthp |近似相等)才開始明顯上拉，同時(shí)Mp2的柵極電壓上拉幅度為665mV左右，而不是IV (這里所施加ESD脈沖的幅度為IV)。當(dāng)然，要想上述改進(jìn)了的反相器實(shí)現(xiàn)正確的邏輯功能，管子的相對尺寸很重要，這里Mnl的尺寸要比Mpl-I和Mpl-2的尺寸設(shè)置得小很多。正常 上電的情況下，電源管腳Vdd以一個(gè)較慢的斜率被上拉，這樣Cl積累的電荷能夠被Rl及時(shí)的釋放掉，于是所述電容Cl和電阻Rl的交點(diǎn)一直處于一個(gè)較低的電平值， 使得Mp2的柵極始終處于高電平狀態(tài)，于是Mp2不導(dǎo)通，使得Mn2的柵極電壓無法上拉，這種情況下，Mbigl不會(huì)被觸發(fā)，保證了正確的工作邏輯。為了便于量化鉗位晶體管的開啟時(shí)間，以0. 7V作為鉗位晶體管的閾值電壓，圖7 是圖1所示的傳統(tǒng)的電源鉗位ESD保護(hù)電路施加一個(gè)ESD脈沖后，鉗位晶體管的柵極電壓變化示意圖；圖8是圖2所示的高可靠性電源鉗位ESD保護(hù)電路施加一個(gè)ESD脈沖后，鉗位晶體管的柵極電壓變化示意圖；可以看出圖1所示的傳統(tǒng)的電源鉗位ESD保護(hù)電路中鉗位晶體管開啟時(shí)間為64. 8ns,圖2所示的高可靠性電源鉗位ESD保護(hù)電路中電路鉗位晶體管開啟時(shí)間為608. 9ns，在同樣大小的電容和電阻以及同樣的ESD脈沖下，通過本實(shí)施方式的高可靠性電源鉗位ESD保護(hù)電路得到了 9倍多于傳統(tǒng)ESD保護(hù)電路的鉗位晶體管開啟時(shí)間，這無疑給了納米尺度電路設(shè)計(jì)更大的把R、C時(shí)間常數(shù)做小的裕度，R、C時(shí)間常數(shù)做得越小，電路對于快速上電的正常充電電壓免疫能力就越強(qiáng)，這正好解決了前面提到的納米尺度下ESD保護(hù)性能可靠性的問題。以上實(shí)施方式僅用于說明本發(fā)明，而并非對本發(fā)明的限制，有關(guān)技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術(shù)方案也屬于本發(fā)明的范疇，本發(fā)明的專利保護(hù)范圍應(yīng)由權(quán)利要求限定。
權(quán)利要求
1.一種高可靠性電源鉗位ESD保護(hù)電路，其特征在于，包括依次連接的電容-電阻模塊(1)、鉗位晶體管開啟模塊O)、以及鉗位晶體管G)，還包括鉗位晶體管關(guān)斷模塊(3)， 分別與所述電容-電阻模塊(1)和鉗位晶體管(4)連接；所述電容-電阻模塊(1)，用于識(shí)別所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳 Vdd的脈沖是否為靜電放電脈沖，若是，則發(fā)送第一響應(yīng)信號至所述鉗位晶體管開啟模塊 O)，在經(jīng)過所述電容-電阻模塊(1)的時(shí)間常數(shù)后，發(fā)送第二響應(yīng)信號至所述鉗位晶體管關(guān)斷模塊⑶；所述鉗位晶體管開啟模塊O)，用于根據(jù)所述第一響應(yīng)信號啟動(dòng)所述鉗位晶體管；所述鉗位晶體管關(guān)斷模塊(3)，用于根據(jù)所述第二響應(yīng)信號關(guān)斷所述鉗位晶體管(4)；所述鉗位晶體管，用于在啟動(dòng)時(shí)，釋放所述靜電放電脈沖帶來的靜電電荷。
2.如權(quán)利要求1所述的高可靠性電源鉗位ESD保護(hù)電路，其特征在于，所述電容-電阻模塊⑴包括串聯(lián)連接的電容Cl和電阻R1，所述電容Cl與所述高可靠性電源鉗位ESD 保護(hù)電路的電源管腳Vdd連接，所述電阻Rl接地。
3.如權(quán)利要求2所述的高可靠性電源鉗位ESD保護(hù)電路，其特征在于，所述鉗位晶體管 (4)為NMOS晶體管Mbigl，所述NMOS晶體管Mbigl的漏極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述NMOS晶體管Mbigl的源極接地。
4.如權(quán)利要求3所述的高可靠性電源鉗位ESD保護(hù)電路，其特征在于，所述鉗位晶體管開啟模塊⑵包括=PMOS晶體管Mpl-1、Mpl-2、Mp2、以及NMOS晶體管Mnl，所述PMOS晶體管Mpl-I的柵極與所述電容Cl和電阻Rl的交點(diǎn)連接，所述PMOS晶體管Mpl-I的源極與所述PMOS晶體管Mpl-2的漏極和柵極分別連接，所述PMOS晶體管Mpl_2的源極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述PMOS晶體管Mpl-I的漏極分別與所述NMOS晶體管Mnl的漏極和所述PMOS晶體管Mp2的柵極連接，所述NMOS晶體管Mnl的柵極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述NMOS晶體管Mnl的源極接地，所述PMOS晶體管Mp2的源極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳 Vdd連接，所述PMOS晶體管Mp2的漏極與所述NMOS晶體管Mbigl的柵極連接。
5.如權(quán)利要求4所述的高可靠性電源鉗位ESD保護(hù)電路，其特征在于，所述鉗位晶體管關(guān)斷模塊(3)包括=PMOS晶體管Mp3、Mp4、Mp5、NMOS晶體管Mn3、Mn2、以及電容C2、C3，所述PMOS晶體管Mp4的柵極與所述電容Cl和電阻Rl的交點(diǎn)連接，所述PMOS晶體管Mp4的源極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述PMOS晶體管Mp4的漏極與電容C2的一端連接，所述電容C2的另一端接地，所述PMOS晶體管Mp4與電容C2的交點(diǎn)分別與所述PMOS晶體管Mp3的柵極和所述NMOS晶體管Mn3的柵極連接，所述PMOS晶體管Mp3的漏極和所述NMOS晶體管Mn3的漏極連接，所述PMOS晶體管Mp3的源極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳Vdd連接，所述NMOS晶體管Mn3的源極接地， 所述PMOS晶體管Mp3的漏極和NMOS晶體管Mn3的漏極的交點(diǎn)與所述PMOS晶體管Mp5的柵極連接，所述PMOS晶體管Mp5的源極與所述高可靠性電源鉗位ESD保護(hù)電路的電源管腳 Vdd連接，所述PMOS晶體管Mp5的漏極與所述電容C3的一端連接，所述電容C3的另一端接地，所述PMOS晶體管Mp5與電容C3的交點(diǎn)與所述NMOS晶體管Mn2的柵極連接，所述NMOS 晶體管Mn2的源極接地，所述NMOS晶體管Mn2的漏極與所述NMOS晶體管Mbigl的柵極連接。
全文摘要
本發(fā)明涉及集成電路芯片靜電放電保護(hù)技術(shù)領(lǐng)域，特別涉及一種高可靠性電源鉗位ESD保護(hù)電路，該ESD保護(hù)電路包括依次連接的電容-電阻模塊(1)、鉗位晶體管開啟模塊(2)、以及鉗位晶體管(4)，還包括鉗位晶體管關(guān)斷模塊(3)，分別與所述電容-電阻模塊(1)和鉗位晶體管(4)連接。本發(fā)明通過將控制鉗位晶體管開啟和關(guān)斷的電路結(jié)構(gòu)分開，使得在ESD保護(hù)電路中電容-電阻模塊的時(shí)間常數(shù)很小的情況下，使鉗位晶體管有足夠長的開啟時(shí)間。
文檔編號H02H9/04GK102185305SQ20111012954
公開日2011年9月14日 申請日期2011年5月18日 優(yōu)先權(quán)日2011年5月18日
發(fā)明者張興, 張鋼剛, 王源, 賈嵩, 陸光易 申請人:北京大學(xué)