專利名稱：高壓半橋驅(qū)動芯片的欠壓保護方法及高壓半橋電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高壓半橋驅(qū)動芯片的欠壓保護方法及高壓半橋電路，專門針對高壓半橋驅(qū)動芯片，該芯片被廣泛應用在電機驅(qū)動、大功率LED照明、熒光燈照明、逆變電源等應用系統(tǒng)上。
背景技術(shù)：
新開發(fā)的娃基和SOI (Silicon On Insulator)基高低壓兼容工藝可集成高壓功率器件和可靠的隔離技術(shù)，帶動了高壓功率集成電路的快速發(fā)展。它將高壓功率器件與控制和保護電路單片集成，減少了系統(tǒng)中的元件數(shù)、互連數(shù)和焊點數(shù)，不僅提高了系統(tǒng)的可靠性、穩(wěn)定性，而且減少了系統(tǒng)的功耗、體積、重量和成本，對實現(xiàn)軍事裝備和民用裝置的小型化、智能化和節(jié)能化有著重要的意義。 高壓半橋驅(qū)動芯片是最典型的一種高壓集成芯片的拓撲結(jié)構(gòu)，用來驅(qū)動兩個以圖騰柱形式連接的功率MOS管或IGBT，使其交替導通。芯片內(nèi)部集成了輸入接口、死區(qū)邏輯控制、脈沖產(chǎn)生、高壓電平移位、脈沖濾波、RS觸發(fā)器、輸出驅(qū)動，欠壓保護等電路。除了作為高側(cè)和低側(cè)電路的接口的高壓電平移位電路，位于隔離結(jié)構(gòu)的邊緣，需要工作在幾百伏電壓下，其他的電路模塊分別位于高壓區(qū)和低壓區(qū)，均在10到20伏的電壓下工作，但需要單獨供電，低壓區(qū)直接使用直流低壓電源供電，而高壓區(qū)處于浮置狀態(tài)需要通過自舉電容供電，如圖I所示，當半橋結(jié)構(gòu)中的下管M2開通，上管Ml關(guān)斷時，電源VCC通過自舉二極管和下管對自舉電容充電，當上管開通，下管關(guān)斷時，自舉電容給高側(cè)電路供電。若芯片高低側(cè)的電源電壓太低，可能會導致芯片的開關(guān)速度下降，為了提高芯片低壓下的工作效率，在芯片的高壓區(qū)和低壓區(qū)設置了兩個相互獨立的欠壓保護電路，分別用來檢測低壓直流電源和自舉電容電壓，當?shù)蛪褐绷麟娫措妷旱陀谇穳洪撝禃r，關(guān)閉上管和下管，當自舉電容上的電壓低于欠壓閾值時，關(guān)閉上管。如上分析可知，傳統(tǒng)的高壓半橋驅(qū)動芯片的欠壓保護電路相互獨立，分別依靠電阻分壓對高低側(cè)電源進行采樣，然后和內(nèi)部的齊納穩(wěn)壓源進行比較，診斷芯片電源電壓是否充足，且高側(cè)欠壓保護電路只能控制半橋結(jié)構(gòu)中的上管。因此存在很多問題，如下所述。首先，芯片的高側(cè)欠壓信號和高側(cè)RS觸發(fā)器相連，一旦自舉電容上的電壓低于電壓閾值后，欠壓保護電路就會讓RS觸發(fā)器復位，關(guān)閉上管，而脈沖發(fā)生器像正常情況下一樣開啟高壓電平移位電路中N溝道橫向雙擴散MOS管，自舉電容上的電荷通過電平移位電路的電阻和N溝道橫向雙擴散MOS管放電，浪費自舉電容上儲存的電能。其次，在芯片上電或者由于外界環(huán)境導致自舉電容上的電荷被過度泄放時，可能需要幾百微秒以上的時間對自舉電容充電，才能達到高側(cè)欠壓閾值，此時需要下管一直開啟，而依據(jù)當前的芯片設計，無法做到。因為高壓驅(qū)動芯片的兩條通道的輸入信號是交替為高電平的，當?shù)蛡?cè)通道輸入信號為高電平時，通過下管給自舉電容充電，當高側(cè)通道輸入信號為高電平時，由于自舉電容上的電荷被過度泄放，電容還處于欠壓狀態(tài)，高側(cè)還未開啟，但通過高壓電平移位等電路消耗自舉電容上的電荷，使得下管給自舉電容充電的電荷又被泄放掉一部分，如此先充電再放一部分電荷地循環(huán)，直到自舉電容上的電壓高于欠壓閾值，大大降低了對自舉電容充電的效率。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題本發(fā)明提供一種能夠提高自舉電容充電的效率并能實施高低側(cè)電源欠壓保護的高壓半橋驅(qū)動芯片的欠壓保護方法及高壓半橋電路。(二)技術(shù)方案為了實現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下一種高壓半橋驅(qū)動芯片的欠壓保護方法，包括以下步驟 SI)給高壓半橋驅(qū)動芯片上電，使高壓半橋驅(qū)動芯片處于工作狀態(tài)，S2)采集低側(cè)電源電壓VCC，若低側(cè)電源電壓VCC低于設定的低側(cè)欠壓閾值，所述低側(cè)欠壓閾值為VCXU，則強制高壓半橋驅(qū)動芯片的高側(cè)通道和低側(cè)通道都輸出低電平，從而關(guān)閉所述高壓半橋驅(qū)動芯片驅(qū)動的半橋中的上功率管Ml和下功率管M2，若低側(cè)電源電壓高于低側(cè)欠壓閾值，則進行下面的一個步驟；S3)采集高側(cè)電源電壓VB，比較高側(cè)電源電壓和高側(cè)欠壓閾值的大小，所述高側(cè)欠壓閾值為VBSU，若高側(cè)電源電壓低于高側(cè)欠壓閾值，則強制高壓半橋驅(qū)動芯片的高側(cè)通道輸出零電平，低側(cè)通道輸出高電平，從而關(guān)閉高壓半橋驅(qū)動芯片驅(qū)動的半橋中的上功率管Ml，開通下功率管，使低側(cè)電壓源通過下功率管M2給自舉電容Cb充電，直到高側(cè)電源電壓大于高側(cè)欠壓閾值，撤除控制信號；若高側(cè)電源電壓高于高側(cè)欠壓閾值，高壓半橋驅(qū)動芯片的高側(cè)和低側(cè)的輸出和輸入保持一致，高壓半橋驅(qū)動芯片正常工作；S4)返回上 S2)。本發(fā)明所述的一種高壓半橋電路，包括高壓半橋驅(qū)動電路，在高壓半橋驅(qū)動電路的高側(cè)輸出端HO及低側(cè)輸出端LO上分別連接有上功率管Ml及下功率管M2且高側(cè)輸出端HO及低側(cè)輸出端LO分別與上功率管Ml及下功率管M2的柵連接，所述上功率管Ml的源端及下功率管M2的漏端連接且與高壓半橋驅(qū)動電路的高側(cè)地VS連接，上功率管Ml的漏端接母線電壓VH，下功率管M2的源端接低側(cè)地C0M，在高壓半橋驅(qū)動電路的低側(cè)電源端VCC與高側(cè)地VS之間設有二極管Db及自舉電容CB，二極管Db的陰極與自舉電容Cb的一端連接且與高壓半橋驅(qū)動電路的高側(cè)電源VB連接，二極管Db陽極及自舉電容(；的另一端分別與高壓半橋驅(qū)動電路的低側(cè)電源端VCC及高側(cè)地VS連接，高壓半橋驅(qū)動電路包括高側(cè)驅(qū)動電路、低側(cè)驅(qū)動電路、第一比較器C0MP43、第二比較器C0MP44、高側(cè)邏輯模塊、低側(cè)邏輯模塊、脈沖產(chǎn)生器及低側(cè)延時電路，高側(cè)驅(qū)動電路包括高側(cè)電源電壓檢測電路和高側(cè)電平移位電路，高側(cè)電源電壓檢測電路的P0RT2輸出端口與第一比較器C0MP43的一個輸入端連接，高側(cè)電源電壓檢測電路的P0RT3輸入端口與第一比較器C0MP43的輸出端連接，高側(cè)電源電壓檢測電路的PORTl輸入端口與高側(cè)電平移位電路的驅(qū)動信號輸出D端連接，第一比較器C0MP43的輸出端與高側(cè)邏輯模塊的輸入A端連接且第一比較器C0MP43的輸出端通過反相器與低側(cè)邏輯模塊的輸入A端連接，低側(cè)驅(qū)動電路的采樣輸出端與第二比較器C0MP44的一個輸入端連接，第二比較器C0MP44的輸出端分別與高側(cè)邏輯模塊的輸入B端、低側(cè)邏輯模塊的輸入B端連接，在高側(cè)邏輯模塊的輸入C端、低側(cè)邏輯模塊的輸入C端上分別連接有高側(cè)輸入級和低側(cè)輸入級，在所述第一比較器C0MP43及第二比較器C0MP44的另一個輸入端上連接有基準電路VREF，所述高側(cè)邏輯模塊的輸出端與脈沖產(chǎn)生器的輸入端連接，脈沖產(chǎn)生器的兩個輸出端分別與高側(cè)電平移位電路的兩個輸入端連接，高側(cè)電平移位電路的輸出端作為高壓半橋驅(qū)動電路的高側(cè)輸出端HO，低側(cè)邏輯模塊的輸出端與低側(cè)延時電路的輸入端連接，低側(cè)延時電路的輸出端與低側(cè)驅(qū)動電路的驅(qū)動信號輸入端連接，低側(cè)驅(qū)動電路的輸出端作為高壓半橋驅(qū)動電路的低側(cè)輸出端L0。因此，針對上述欠壓保護方法，本發(fā)明提供的高壓半橋驅(qū)動芯片欠壓保護電路包括高側(cè)欠壓保護電路和低側(cè)欠壓保護電路。其中，高側(cè)欠壓保護電路包括用于檢測高側(cè)電源電壓的高側(cè)電源電壓檢測電路和電壓比較器C0MP43，低側(cè)欠壓保護電路包括用于檢測低側(cè)電源電壓的低側(cè)電源采用電路和電壓比較器C0MP44，其特征在于，電壓比較器C0MP43位于高壓半橋驅(qū)動芯片的低側(cè)，且電壓比較器C0MP43和電壓比較器C0MP44共用一個基準電壓源VREF。在本發(fā)明中，高側(cè)電源電壓檢測電路可以將高側(cè)電源電壓狀態(tài)信號傳遞給高側(cè)比 較器C0MP43，且可承受幾百伏的高壓。本發(fā)明提供的高側(cè)電源電壓檢測電路，包括第一 P溝道橫向雙擴散MOS管PLDM0S1、第二 P溝道橫向雙擴散MOS管PLDM0S2，第一低壓PMOS管PMOSl、第二低壓PMOS管PM0S2，第一低壓NMOS管NMOSl、第二低壓NMOS管NM0S2、第三低壓NMOS管NM0S3、第四低壓NMOS管NM0S4，第一電阻R11、第二電阻R12、第三電阻R21、第四電阻R22，第一 P溝道橫向雙擴散MOS管PLDM0S1、第二 P溝道橫向雙擴散MOS管PLDM0S2、第一低壓PMOS管PMOSl和第二低壓PMOS管PM0S2的源端和襯底電極均接高側(cè)電源VB，第一低壓NMOS管NMOSl、第二低壓NMOS管NM0S2和第四低壓NMOS管NM0S4的源端和襯底均接高壓半橋驅(qū)動芯片高側(cè)地VS，第三低壓NMOS管NM0S3的源端和襯底接地C0M，第一P溝道橫向雙擴散MOS管PLDM0S1的漏端與第二 P溝道橫向雙擴散MOS管PLDM0S2的漏端連接，且所述第一 P溝道橫向雙擴散MOS管PLDM0S1的漏端作為高側(cè)電源電壓的檢測電路的P0RT2輸出端口，所述第三電阻R21的一端與所述第四電阻R22的一端連接且與第三低壓NMOS管NM0S3的漏端連接，第三電阻R21的另一端與第一 P溝道橫向雙擴散MOS管PLDM0S1的漏端及第二 P溝道橫向雙擴散MOS管PLDM0S2的漏端連接，第四電阻R22的另一端及第三低壓NMOS管NM0S3的源端接低側(cè)地C0M，所述第三低壓NMOS管的柵端作為高側(cè)電源電壓的檢測電路的P0RT3的輸入端口 ；第一電阻Rll的一端與第二電阻R12的一端連接且與第二 P溝道橫向雙擴散MOS管PLDM0S2的柵端相接，第一電阻Rll的另一端連接至高測電源VB，第二電阻R12的另一端與第四低壓NMOS管NM0S4的漏端連接，第四低壓NMOS管NM0S4的漏和柵短接，第四低壓NMOS管NM0S4的源端接高側(cè)地VS ;第二低壓PMOS管PM0S2的漏端和柵端分別與第二低壓NMOS管NM0S2的漏端和柵端連接，所述第二低壓PMOS管PM0S2的源端接高測電源VB，所述第二低壓NMOS管NM0S2的源端接高側(cè)地VS，第一 P溝道橫向雙擴散MOS管PLDM0S1的柵端和第二低壓PMOS管PM0S2的漏端相接，第一低壓PMOS管PMOSl的漏端和柵端分別與第一低壓NMOS管NMOSl的漏端和柵端連接，所述第一低壓PMOS管PMOSl的源端接高側(cè)電源VB，所述第一低壓NMOS管NMOSl的源端接高側(cè)地VS，第二低壓PMOS管PM0S2的柵端與第一低壓PMOS管PMOSl的漏端相連，所述第一低壓PMOS管PMOSl與第一低壓NMOS管NMOSl的柵端作為高側(cè)電源電壓檢測電路的PORTl輸入端口。與現(xiàn)有技術(shù)相比，本發(fā)明具有如下優(yōu)點
本發(fā)明的目的是為了解決上述傳統(tǒng)高壓半橋驅(qū)動芯片中欠壓保護電路存在的缺陷，采用可耐高壓的P溝道橫向雙擴散MOS管與電阻串聯(lián)分壓，將高側(cè)電源狀態(tài)傳輸給低側(cè)控制電路，無論低側(cè)還是高側(cè)電源發(fā)生欠壓，都能通過欠壓保護電路控制高壓半橋驅(qū)動芯片兩個通道的信號輸出狀態(tài)。其結(jié)構(gòu)簡單，具有降低上電時系統(tǒng)設計的復雜性，提高自舉電容充電的效率，同時避免不必要的功率浪費等優(yōu)點。具體優(yōu)點如下I.本發(fā)明降低了系統(tǒng)設計的復雜度，確保高壓半橋驅(qū)動芯片上電期間先給為高側(cè)供電的自舉電容充電，直到高側(cè)電源電壓高于高側(cè)欠壓閾值時，高壓半橋驅(qū)動芯片才正常工作。避免了在傳統(tǒng)電路中，當高側(cè)電源電壓還低于高側(cè)欠壓閾值，而高側(cè)通道輸入信號卻為高電平時，高壓電平移位等電路消耗自舉電容上的電荷的現(xiàn)象，從而大大提高了充電效率。2.本發(fā)明采用了兩個可耐高壓的P溝道雙擴散MOS管將高側(cè)電壓狀態(tài)信號傳遞到高側(cè)比較器，可實時控制高側(cè)信號的傳輸，當高側(cè)通道的信號是高電平時，一旦發(fā)生欠壓，脈沖產(chǎn)生器就會通過前面的高側(cè)邏輯模塊接受一個下降沿，關(guān)閉上管，反之高側(cè)電源從欠壓狀態(tài)恢復時，脈沖產(chǎn)生器就會通過高側(cè)邏輯模塊接受一個上升沿，開啟上管，無需到下一 個脈沖。3.本發(fā)明通過在低側(cè)延時模塊和脈沖發(fā)生器前面增加邏輯模塊，當?shù)蛡?cè)通道欠壓時，低側(cè)比較器控制兩個邏輯模塊分別產(chǎn)生一個下降沿信號，關(guān)斷上管和下管；而高側(cè)比較器的輸出分兩路，一條支路經(jīng)過低側(cè)邏輯模塊產(chǎn)生控制信號接到低側(cè)延時模塊的輸入端，另一條支路經(jīng)過高側(cè)邏輯模塊產(chǎn)生控制信號接到脈沖產(chǎn)生的輸入端，在高側(cè)電源電壓低于欠壓閾值時，高側(cè)比較器通過兩個邏輯模塊強制開啟半橋結(jié)構(gòu)中的下管，關(guān)閉上管，使自舉電容可以立即通過低側(cè)電源和外部自舉二極管充電，提高了工作效率，避免了電容還處于欠壓狀態(tài)但高側(cè)通道輸入信號HIN為高電平時，就通過高壓電平移位電路消耗自舉電容上電荷的現(xiàn)象發(fā)生。4.本發(fā)明采用可耐高壓的P溝道橫向雙擴散MOS管，將高側(cè)電源狀態(tài)傳輸給低側(cè)控制電路，無論低側(cè)還是高側(cè)電源發(fā)生欠壓，都能通過欠壓保護電路控制半橋驅(qū)動芯片兩個通道的信號輸出狀態(tài)，降低了上電時系統(tǒng)設計的復雜性，提高了自舉電容充電的效率，同時避免了不必要的電能浪費。


圖I是本發(fā)明所述的高壓半橋電路圖。圖2是本發(fā)明提供的保護高壓半橋驅(qū)動芯片工作的基本原理圖。圖3是根據(jù)本發(fā)明提供的欠壓保護電路方法繪制的高壓半橋驅(qū)動芯片隨著高側(cè)電源和低側(cè)電源變化的輸入和輸出信號的時序圖。圖4是本發(fā)明針對高壓半橋驅(qū)動芯片提供的欠壓電路的設計方案圖。圖5是本發(fā)明所述的高側(cè)電源電壓檢測電路圖。圖6是本發(fā)明所述的欠壓電路的設計方案圖中高側(cè)邏輯模塊6及低側(cè)邏輯模塊7的具體實施方案。圖7是本發(fā)明所述低側(cè)電源采樣電路。
具體實施例方式實施例I :一種高壓半橋驅(qū)動芯片的欠壓保護方法，包括以下步驟SI)給高壓半橋驅(qū)動芯片上電，使高壓半橋驅(qū)動芯片處于工作狀態(tài)，S2)采集低側(cè)電源電壓VCC，若低側(cè)電源電壓VCC低于設定的低側(cè)欠壓閾值，所述低側(cè)欠壓閾值為VCXU，則強制高壓半橋驅(qū)動芯片的高側(cè)通道和低側(cè)通道都輸出零電平，從而關(guān)閉所述高壓半橋驅(qū)動芯片驅(qū)動的半橋中的上功率管Ml和下功率管M2，若低側(cè)電源電壓高于低側(cè)欠壓閾值，則進行下面的一個步驟；S3)采集高側(cè)電源電壓VB，比較高側(cè)電源電壓和高側(cè)欠壓閾值的大小，所述高側(cè)欠壓閾值為VBSU，若高側(cè)電源電壓低于高側(cè)欠壓閾值，則強制高壓半橋驅(qū)動芯片的高側(cè)通道輸出零電平，低側(cè)通道輸出高電平，從而關(guān)閉高壓半橋驅(qū)動芯片驅(qū)動的半橋中的上功率 管Ml，開通下功率管M2，使低側(cè)電壓源通過下功率管M2給自舉電容Cb充電，直到高側(cè)電源電壓大于高側(cè)欠壓閾值，撤除控制信號；若高側(cè)電源電壓高于高側(cè)欠壓閾值，高壓半橋驅(qū)動芯片的高側(cè)和低側(cè)的輸出和輸入保持一致，高壓半橋驅(qū)動芯片正常工作，S4)返回上 S2)。實施例2 —種聞壓半橋電路，包括聞壓半橋驅(qū)動電路I，在聞壓半橋驅(qū)動電路I的聞側(cè)輸出端HO及低側(cè)輸出端LO上分別連接有上功率管Ml及下功率管M2且高側(cè)輸出端HO及低側(cè)輸出端LO分別與上功率管Ml及下功率管M2的柵端連接，所述上功率管Ml的源端及下功率管M2的漏端連接且與高壓半橋驅(qū)動電路I的高側(cè)地VS連接，上功率管Ml的漏端接母線電壓VH，下功率管M2的源端接低側(cè)地C0M，在高壓半橋驅(qū)動電路I的低側(cè)電源端VCC與高側(cè)地VS之間設有二極管Db及自舉電容CB，二極管Db的陰極與自舉電容Cb的一端連接且與高壓半橋驅(qū)動電路I的高側(cè)電源VB連接，二極管Db陽極及自舉電容(；的另一端分別與高壓半橋驅(qū)動電路I的低側(cè)電源端VCC及高側(cè)地VS連接，高壓半橋驅(qū)動電路I包括高側(cè)驅(qū)動電路2、低側(cè)驅(qū)動電路3、第一比較器C0MP43、第二比較器C0MP44、高側(cè)邏輯模塊6、低側(cè)邏輯模塊7、脈沖產(chǎn)生器8及低側(cè)延時電路9，高側(cè)驅(qū)動電路2包括高側(cè)電源電壓檢測電路4和高側(cè)電平移位電路5，高側(cè)電源電壓檢測電路4的P0RT2輸出端口與第一比較器C0MP43的一個輸入端連接，高側(cè)電源電壓檢測電路4的P0RT3輸入端口與第一比較器C0MP43的輸出端連接，高側(cè)電源電壓檢測電路4的PORTl輸入端口與高側(cè)電平移位電路5的驅(qū)動信號輸出D端連接，第一比較器C0MP43的輸出端與高側(cè)邏輯模塊6的輸入A端連接且第一比較器C0MP43的輸出端通過反相器與低側(cè)邏輯模塊7的輸入A端連接，低側(cè)驅(qū)動電路3的采樣輸出端與第二比較器C0MP44的一個輸入端連接，的輸出端分別與高側(cè)邏輯模塊6的輸入B端、低側(cè)邏輯模塊7的輸入B端連接，在高側(cè)邏輯模塊6的輸入C端、低側(cè)邏輯模塊7的輸入C端上分別連接有高側(cè)輸入級10和低側(cè)輸入級11，在所述第一比較器C0MP43及第二比較器C0MP44的另一個輸入端上連接有基準電路VREF，所述高側(cè)邏輯模塊6的輸出端與脈沖產(chǎn)生器8的輸入端連接，脈沖產(chǎn)生器8的兩個輸出端分別與高側(cè)電平移位電路5的兩個輸入端連接，高側(cè)電平移位電路5的輸出端作為高壓半橋驅(qū)動電路I的高側(cè)輸出端HO，低側(cè)邏輯模塊7的輸出端與低側(cè)延時電路9的輸入端連接，低側(cè)延時電路9的輸出端與低側(cè)驅(qū)動電路3的驅(qū)動信號輸入端連接，低側(cè)驅(qū)動電路3的輸出端作為高壓半橋驅(qū)動電路I的低側(cè)輸出端L0。高壓半橋驅(qū)動電路I正常工作時，輸入信號通過HIN和LIN端進入，經(jīng)過高側(cè)輸入級和低側(cè)輸入級整形處理后，分成高低兩個通道來看。在高側(cè)通道，高端驅(qū)動信號進入脈沖產(chǎn)生電路，輸出兩路窄脈沖信號，分別對應高端驅(qū)動信號的上升沿和下降沿。電平位移電路將脈沖信號轉(zhuǎn)變?yōu)橐愿邏憾说豓S為參考的浮動脈沖信號，實現(xiàn)了將輸入信號從低電平到高電平的轉(zhuǎn)換。經(jīng)過電平位移電路后，驅(qū)動信號由PLDM0S1和PLDM0S2的漏極輸出，然后RS觸發(fā)器將兩路脈沖信號還原為一個以高端地VS為參考的驅(qū)動信號，最后經(jīng)過高端輸出驅(qū)動電路將信號變?yōu)榉弦蟮母叨蓑?qū)動信號輸出，驅(qū)動上功率管Ml ;在低側(cè)通道，由于開關(guān)信號送到高側(cè)驅(qū)動需要經(jīng)過電平位移模塊及高側(cè)邏輯電路的延時，為了使高低側(cè)兩個驅(qū)動輸出信號仍然同步，在低側(cè)電路中引入一個低側(cè)延時電路，使低側(cè)開關(guān)信號具有與高側(cè)相同的延遲，最后送入低端輸出驅(qū)動電路變?yōu)榉弦蟮牡投蓑?qū)動信號輸出，驅(qū)動下功率管M2。在本實施例中，所述的高側(cè)電源電壓檢測電路4，包括第一 P溝道橫向雙擴散MOS管PLDMOSI、第二 P溝道橫向雙擴散MOS管PLDM0S2，第一低壓PMOS管PMOSl、第二低壓PMOS管PM0S2，第一低壓NMOS管NMOSl、第二低壓NMOS管NM0S2、第三低壓NMOS管NM0S3、第四低 壓NMOS管NM0S4，第一電阻R11、第二電阻R12、第三電阻R21、第四電阻R22，第一 P溝道橫向雙擴散MOS管PLDMOSI、第二 P溝道橫向雙擴散MOS管PLDM0S2、第一低壓PMOS管PMOSl和第二低壓PMOS管PM0S2的源端和襯底電極均接高側(cè)電源VB，第一低壓NMOS管NMOSl、第二低壓NMOS管NM0S2和第四低壓NMOS管NM0S4的源端和襯底均接高壓半橋驅(qū)動芯片高側(cè)地VS,第三低壓NMOS管NM0S3的源端和襯底接地C0M，第一 P溝道橫向雙擴散MOS管PLDM0S1的漏端與第二 P溝道橫向雙擴散MOS管PLDM0S2的漏端連接，且所述第一 P溝道橫向雙擴散MOS管PLDM0S1的漏端作為高側(cè)電源電壓的檢測電路的P0RT2輸出端口，所述第三電阻R21的一端與所述第四電阻R22的一端連接且與第三低壓NMOS管NM0S3的漏端連接，第三電阻R21的另一端與第一 P溝道橫向雙擴散MOS管PLDM0S1的漏端及第二 P溝道橫向雙擴散MOS管PLDM0S2的漏端連接，第四電阻R22的另一端及第三低壓NMOS管NM0S3的源端接低側(cè)地C0M，所述第三低壓NMOS管的柵端作為高側(cè)電源電壓的檢測電路的P0RT3的輸入端口 ；第一電阻Rll的一端與第二電阻R12的一端連接且與第二 P溝道橫向雙擴散MOS管PLDM0S2的柵端相接，第一電阻Rll的另一端連接至高測電源VB，第二電阻R12的另一端與第四低壓NMOS管NM0S4的漏端連接，第四低壓NMOS管NM0S4的漏和柵短接，第四低壓NMOS管NM0S4的源端接高側(cè)地VS ;第二低壓PMOS管PM0S2的漏端和柵端分別與第二低壓NMOS管NM0S2的漏端和柵端連接，所述第二低壓PMOS管PM0S2的源端接高測電源VB，所述第二低壓NMOS管NM0S2的源端接高側(cè)地VS，第一 P溝道橫向雙擴散MOS管PLDM0S1的柵端和第二低壓PMOS管PM0S2的漏端相接，第一低壓PMOS管PMOSl的漏端和柵端分別與第一低壓NMOS管NMOSl的漏端和柵端連接，所述第一低壓PMOS管PMOSl的源端接高側(cè)電源VB，所述第一低壓NMOS管NMOSl的源端接高側(cè)地VS，第二低壓PMOS管PM0S2的柵端與第一低壓PMOS管PMOSl的漏端相連，所述第一低壓PMOS管PMOSl與第一低壓NMOS管NMOSl的柵端作為高側(cè)電源電壓檢測電路的PORTl輸入端口。所述的高側(cè)電平移位電路5包括第一 N溝道橫向雙擴散MOS管NLDM0S1、第二 N溝道橫向雙擴散MOS管NLDM0S2、第五電阻R1、第六電阻R2、RS觸發(fā)器和高側(cè)輸出級驅(qū)動，第一 N溝道橫向雙擴散MOS管NLDM0S1和第二 N溝道橫向雙擴散MOS管NLDM0S2的源和襯底接低側(cè)地COM，第一 N溝道橫向雙擴散MOS管NLDM0S1和第二 N溝道橫向雙擴散MOS管NLDM0S2的柵端分別與脈沖產(chǎn)生器8的兩個輸出端連接，第一 N溝道橫向雙擴散MOS管NLDMOSI的漏端接第五電阻Rl的一端，且和RS觸發(fā)器的S端連接，第二 N溝道橫向雙擴散MOS管NLDM0S2的漏端接第六電阻R2的一端，且和RS觸發(fā)器的R端連接，所述第五電阻Rl和第六電阻R2的另一端接高測電源VB ;所述RS觸發(fā)器的信號輸出端Q接高側(cè)輸出級驅(qū)動的輸入端，所述高側(cè)輸出級驅(qū)動的輸出端作為高壓半橋驅(qū)動電路I的高側(cè)輸出HO。所述的低側(cè)驅(qū)動電路3包括第七電阻R3、第八電阻R4、第九電阻R5和低側(cè)輸出級驅(qū)動，第七電阻R3的一端與第八電阻R4 —端連接，且作為采樣輸出端和比較器C0MP44的一端連接，第七電阻R3的另一端連接至低側(cè)電源VCC，第八電阻R4的另一端接第九電阻R5的一端，所述第九電阻R5的另一端接低側(cè)地COM ;低側(cè)輸出級驅(qū)動的輸入端接低側(cè)延時電路的輸出端，低側(cè)輸出級驅(qū)動的輸出端作為低側(cè)輸出端LO。通過三個電阻分壓VCC，輸出低側(cè)電源電壓采樣值到比較器C0MP43。所述的高側(cè)邏輯模塊6包括第一反相器invl、第二反相器inv2、兩輸入端與非 門andl以及兩輸入端或非門orl，第一反相器invl的輸入端作為高側(cè)邏輯模塊6的輸入A端，其輸出端連接至兩輸入端與非門andl的一個輸入端,第二反相器inv2的輸入端作為高側(cè)邏輯模塊6的輸入B端,其輸出端連接至第一兩輸入端與非門andl的另一個輸入端，所述第一兩輸入端與非門andl的輸出端連接至兩輸入端或非門orl的一個輸入端，與兩輸入端或非門orl的另一個輸入端作為高側(cè)邏輯模塊6的輸入C端，兩輸入端或非門orl的輸出端作為高側(cè)邏輯模塊6的輸出端。當?shù)诙容^器C0MP44輸出高電平時，高側(cè)邏輯模塊6產(chǎn)生低電平，使脈沖產(chǎn)生器關(guān)斷；當?shù)诙容^器C0MP44輸出高電平且第一比較器C0MP43輸出低電平時，高側(cè)邏輯模塊6也產(chǎn)生低電平，當?shù)诙容^器C0MP44和第一比較器C0MP43都輸出低電平時，高側(cè)邏輯模塊6的輸出為HIN，控制脈沖產(chǎn)生器開啟和關(guān)斷。所述的低側(cè)邏輯模塊7包括第三反相器inv3、兩輸入端或門or2、三輸入端或門or3及第二兩輸入端與非門and2，第三反相器inv3的輸入端作為低側(cè)邏輯模塊7的輸入A端，并與三輸入端或門or3的第一輸入端連接,第三反相器inv3的輸出端與兩輸入端或門or2的一個輸入端連接,兩輸入端或門or2的另一輸入端和三輸入端或門or3的第二輸入端連接并作為低側(cè)邏輯模塊7的輸入B端，三輸入端或門or3的第三輸入端作為低側(cè)邏輯模塊7的輸入C端，兩輸入端或門or2和三輸入端或門or3的輸出端分別連接至第二兩輸入端與非門and2的兩個輸入端，第二兩輸入端與非門and2的輸出端作為低側(cè)邏輯模塊7的輸出端。當?shù)诙容^器C0MP44輸出高電平時，低側(cè)邏輯模塊7產(chǎn)生低電平；當?shù)诙容^器C0MP44輸出低電平且第一比較器C0MP43輸出高電平時，低側(cè)邏輯模塊7也產(chǎn)生高電平，當?shù)诙容^器C0MP44和第一比較器C0MP43都輸出低電平時，低側(cè)邏輯模塊7的輸出為LIN為了使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實例，并參照附圖，對本發(fā)明進一步詳細說明。針對高壓半橋驅(qū)動芯片內(nèi)部的欠壓保護電路，本發(fā)明提供的設計思路如圖2所示，首先，比較低側(cè)的電源電壓VCC的和低側(cè)欠壓閾值VCCU的大小，若低側(cè)電源電壓VCC低于低側(cè)欠壓閾值VCXU，則強制高壓半橋驅(qū)動芯片的高側(cè)通道和低側(cè)通道的輸出都為低電平，關(guān)閉半橋拓撲結(jié)構(gòu)中的上功率管和下功率管，高壓半橋驅(qū)動芯片停止工作；若低側(cè)電源電壓VCC高于低側(cè)欠壓閾值VCCU，則繼續(xù)執(zhí)行下面的一個步驟，即比較高側(cè)電源電壓VBS和高側(cè)欠壓閾值VBSU的大小，若高側(cè)電源電壓VBS低于高側(cè)欠壓閾值VBSU，則強制高壓半橋驅(qū)動芯片的高側(cè)通道輸出低電平，低側(cè)通道輸出高電平，關(guān)閉半橋拓撲結(jié)構(gòu)中的上功率管，開通下功率管，使低側(cè)電壓源VCC通過外部二極管給自舉電容Cb充電，直到高側(cè)電壓源VBS大于高側(cè)欠壓閾值VBSU，撤除控制信號；反之，若高側(cè)電壓源VBS大于高側(cè)欠壓閾值VBSU，高壓半橋驅(qū)動芯片的高側(cè)和低側(cè)通道的輸出和輸入保持一致，高壓半橋驅(qū)動芯片正常工作。如此過程不斷循環(huán)，以保證高壓半橋驅(qū)動芯片有足夠的偏置電壓和工作效率。根據(jù)本發(fā)明所提供的高壓半橋驅(qū)動芯片欠壓保護電路，繪制了一組隨著高側(cè)電源電壓和低側(cè)電源電壓變化，高壓半橋驅(qū)動芯片的輸入和輸出時序圖，如圖3所示，為了能夠清楚的觀察輸出信號的變化，在圖3中，忽略了輸入信號和輸出信號的延時。本發(fā)明是在傳統(tǒng)的拓撲結(jié)構(gòu)上進行改進，提供的一種新的欠壓保護電路，包括高側(cè)欠壓保護電路和低側(cè)欠壓保護電路，其中，高側(cè)欠壓保護電路包括用于檢測高側(cè)電源電壓的檢測電路4和電壓比較器C0MP43，低側(cè)欠壓保護電路包括用于檢測低側(cè)電源電壓的檢測電路42和電壓比較器C0MP44，電壓比較器C0MP43位于高壓半橋驅(qū)動芯片的低側(cè)，且電壓比較器C0MP43和電壓比較器C0MP44公用一個基準電壓源。高側(cè)電源電壓檢測電路可以將高側(cè)電源電壓狀態(tài)信號傳遞給低側(cè)比較器C0MP43。高側(cè)電源電壓的檢測電路，包括第一 P 溝道橫向雙擴散MOS管PLDM0S1、第二 P溝道橫向雙擴散MOS管PLDM0S2，第一低壓PMOS管PMOSl、第二低壓PMOS管PM0S2，第一低壓NMOS管NMOSl、第二低壓NMOS管NM0S2、第三低壓NMOS管NM0S3、第四低壓NMOS管NM0S4，第一電阻R11、第二電阻R12、第三電阻R21、第四電阻R22，第一 P溝道橫向雙擴散MOS管PLDM0S1、第二 P溝道橫向雙擴散MOS管PLDM0S2、第一低壓PMOS管PMOSl和第二低壓PMOS管PM0S2的源端和襯底電極均接高側(cè)電源VB，第一低壓NMOS管NMOSl、第二低壓NMOS管NM0S2和第四低壓NMOS管NM0S4的源端和襯底均接高壓半橋驅(qū)動芯片高側(cè)地VS，第三低壓NMOS管NM0S3的源端和襯底接地C0M，第一 P溝道橫向雙擴散MOS管PLDM0S1的漏端與第二 P溝道橫向雙擴散MOS管PLDM0S2的漏端連接，且所述第一 P溝道橫向雙擴散MOS管PLDM0S1的漏端作為高側(cè)電源電壓的檢測電路的P0RT2輸出端口，所述第三電阻R21的一端與所述第四電阻R22的一端連接且與第三低壓NMOS管NM0S3的漏端連接，第三電阻R21的另一端與第一P溝道橫向雙擴散MOS管PLDM0S1的漏端及第二 P溝道橫向雙擴散MOS管PLDM0S2的漏端連接，第四電阻R22的另一端及第三低壓NMOS管NM0S3的源端接低側(cè)地C0M，所述第三低壓NMOS管的柵端作為高側(cè)電源電壓的檢測電路的P0RT3的輸入端口 ；第一電阻Rll的一端與第二電阻R12的一端連接且與第二 P溝道橫向雙擴散MOS管PLDM0S2的柵端相接，第一電阻Rll的另一端連接至高測電源VB，第二電阻R12的另一端與第四低壓NMOS管NM0S4的漏端連接，第四低壓NMOS管NM0S4的漏和柵短接，第四低壓NMOS管NM0S4的源端接高側(cè)地VS ;第二低壓PMOS管PM0S2的漏端和柵端分別與第二低壓NMOS管NM0S2的漏端和柵端連接，所述第二低壓PMOS管PM0S2的源端接高測電源VB，所述第二低壓NMOS管NM0S2的源端接高側(cè)地VS，第一 P溝道橫向雙擴散MOS管PLDM0S1的柵端和第二低壓PMOS管PM0S2的漏端相接，第一低壓PMOS管PMOSl的漏端和柵端分別與第一低壓NMOS管NMOSl的漏端和柵端連接，所述第一低壓PMOS管PMOSl的源端接高側(cè)電源VB，所述第一低壓NMOS管NMOSl的源端接高側(cè)地VS，第二低壓PMOS管PM0S2的柵端與第一低壓PMOS管PMOSl的漏端相連，所述第一低壓PMOS管PMOSl與第一低壓NMOS管NMOSl的柵端作為高側(cè)電源電壓檢測電路的PORTl輸入端口。
下面參考附圖4和附圖5，對本發(fā)明電路的具體實施方式
做更詳細的說明附圖4是本發(fā)明針對高壓半橋驅(qū)動芯片提供的欠壓電路的設計方案圖，附圖5是本發(fā)明所述的高側(cè)電源電壓檢測電路圖。低側(cè)電源的欠壓保護電路和傳統(tǒng)的設計方案類似，利用低側(cè)電源檢測電路將低側(cè)電源電壓VCC的狀態(tài)輸出到比較器C0MP44的一端，和內(nèi)部的基準電壓比較，當電源電壓VCC低于欠壓閾值VCCU時，比較器C0MP44輸出一個高電平，分別控制脈沖產(chǎn)生電路前的高側(cè)邏輯模塊6和低側(cè)延時電路前的低側(cè)邏輯模塊7，使脈沖產(chǎn)生電路和低側(cè)延時電路都輸出低電平，進而使高壓半橋驅(qū)動芯片停止工作。本發(fā)明的創(chuàng)新在于高側(cè)欠壓檢測電路，第一 P 溝道橫向雙擴散MOS管PLDM0S1通過RS觸發(fā)器、兩個反相器輸出來控制其開啟和關(guān)斷，而第二 P溝道橫向雙擴散MOS管PLDM0S2通過第四低壓NMOS管NM0S4和電阻第一電阻Rl I，第二電阻R12在高側(cè)電源VBS的分壓來控制其工作狀態(tài)，若高側(cè)通道輸出為低電平，VS的電位為零電壓，VB端電壓等于自舉電容上面的電壓，第一 P溝道橫向雙擴散MOS管PLDM0S1開啟，此時第一 P溝道橫向雙擴散MOS管PLDM0S1和第二 P溝道橫向雙擴散MOS管PLDM02工作在線性區(qū)，和第三電阻R21和第四電阻R22串聯(lián)，將高側(cè)電源狀態(tài)信號輸出到比較器C0MP43的輸入端口 ；若高側(cè)通道輸出為高電平，VS的電位為母線電壓，第一 P溝道橫向雙擴散MOS管PLDM0S1關(guān)斷，此時第二 P溝道橫向雙擴散MOS管PLDM0S2工作在飽和區(qū)，第三電阻R21和第四電阻R22上的總電壓輸出到比較器C0MP43的輸入端口 ；和內(nèi)部的基準電壓比較，比較器C0MP43的輸出端分成兩路，一路直接輸出到脈沖發(fā)生器前的高側(cè)邏輯模塊6, —路輸出到低側(cè)延時模塊前的低側(cè)邏輯模塊7,若高側(cè)電源信號低于欠壓閾值，比較器C0MP43輸出高電平，則脈沖發(fā)生器輸出低電平，而低側(cè)延時模塊輸出高電平，此時高壓半橋驅(qū)動芯片關(guān)閉上管，開啟下管，使低側(cè)電源通過下管給自舉電容充電。反之，高側(cè)電源高于欠壓閾值時，比較器C0MP43輸出零電平，脈沖產(chǎn)生的輸出和高側(cè)輸入信號HIN保持一致，低側(cè)延時電路的輸出和低側(cè)輸入信號LIN保持一致，高壓半橋驅(qū)動芯片正常工作。此外，高側(cè)欠壓檢測電路中使用第三電阻R21和第四電阻R22串聯(lián)，第四電阻R22和第三低壓NMOS管NM0S3并聯(lián)，第三低壓NMOS管NM0S3的柵端和比較器C0MP43的輸出端相連，通過比較器C0MP43的輸出狀態(tài)控制第三低壓NMOS管NM0S3的開啟和關(guān)斷，進而調(diào)節(jié)該支路的分壓比例，使正向和反向欠壓閾值之間產(chǎn)生一個遲滯量，增加電源信號抗干擾性。高側(cè)邏輯模塊6和低側(cè)邏輯模塊7的一種實施方案如圖6所示，高側(cè)輸入級驅(qū)動經(jīng)過一級反相器接到高側(cè)邏輯模塊6的C端，比較器C0MP43的輸出信號接到高側(cè)邏輯模塊6的A端，比較器C0MP44的輸出信號接到高側(cè)邏輯模塊6的B端，高側(cè)邏輯模塊6的輸出接到脈沖產(chǎn)生器。低側(cè)輸入級驅(qū)動經(jīng)過一級反相器接到低側(cè)邏輯模塊7的C端，比較器C0MP43的輸出信號經(jīng)過一級反相器接到低側(cè)邏輯模塊7的A端，比較器C0MP44的輸出信號接到低側(cè)邏輯模塊7的B端，低側(cè)邏輯模塊7的輸出接到低側(cè)延時電路。當?shù)蛡?cè)比較器C0MP44輸出高電平時，高側(cè)邏輯模塊6和低側(cè)邏輯模塊7強制輸出低電平，關(guān)閉半橋結(jié)構(gòu)中的上管和下管，高壓半橋驅(qū)動芯片停止工作；若低側(cè)比較器C0MP44輸出低電平，則比較高側(cè)電源電壓VBS和欠壓閾值VBSU的大小，即若C0MP43輸出高電平，則強制高側(cè)邏輯模塊6輸出低電平，低側(cè)邏輯模塊7輸出高電平，關(guān)閉半橋拓撲結(jié)構(gòu)中的上功率管，開通下功率管，使低側(cè)電壓源VCC通過外部二極管給自舉電容充電，直到高側(cè)電壓源VBS大于欠壓閾值VBSU，撤除控制信號，反之，若高側(cè)電壓源VBS大于欠壓閾值VBSU，則高壓半橋驅(qū)動芯片的高側(cè)和低側(cè)通道的輸出和輸入保持一致，高壓半橋驅(qū)動芯片正常工作。如此過程不斷循環(huán)，以保證高壓半橋驅(qū)動芯片有足夠的電源電壓和工作 效率。
權(quán)利要求
1.一種高壓半橋驅(qū)動芯片的欠壓保護方法，其特征在于，包括以下步驟 51)給高壓半橋驅(qū)動芯片上電，使高壓半橋驅(qū)動芯片處于工作狀態(tài)； 52)采集低側(cè)電源電壓VCC，若低側(cè)電源電壓VCC低于設定的低側(cè)欠壓閾值，所述低側(cè)欠壓閾值為VCXU，則強制高壓半橋驅(qū)動芯片的高側(cè)通道和低側(cè)通道都輸出低電平，從而關(guān)閉所述高壓半橋驅(qū)動芯片驅(qū)動的半橋中的上功率管Ml和下功率管M2，若低側(cè)電源電壓高于低側(cè)欠壓閾值，則進行下面的一個步驟； 53)采集高側(cè)電源電壓VB，比較高側(cè)電源電壓和高側(cè)欠壓閾值的大小，所述高側(cè)欠壓閾值為VBSU，若高側(cè)電源電壓低于高側(cè)欠壓閾值，則強制高壓半橋驅(qū)動芯片的高側(cè)通道輸出低電平，低側(cè)通道輸出高電平，從而關(guān)閉高壓半橋驅(qū)動芯片驅(qū)動的半橋中的上功率管M1，開通下功率管M2，使低側(cè)電壓源通過下功率管M2給自舉電容Cb充電，直到高側(cè)電源電壓大 于高側(cè)欠壓閾值，撤除控制信號；若高側(cè)電源電壓高于高側(cè)欠壓閾值，高壓半橋驅(qū)動芯片的高側(cè)和低側(cè)的輸出和輸入保持一致，高壓半橋驅(qū)動芯片正常工作； 54)返回上S2)。
2.—種聞壓半橋電路，包括聞壓半橋驅(qū)動電路(I )，在聞壓半橋驅(qū)動電路(I)的聞側(cè)輸出端HO及低側(cè)輸出端LO上分別連接有上功率管Ml及下功率管M2且高側(cè)輸出端HO及低側(cè)輸出端LO分別與上功率管Ml及下功率管M2的柵端連接，所述上功率管Ml的源端及下功率管M2的漏端連接且與高壓半橋驅(qū)動電路(I)的高側(cè)地VS連接，上功率管Ml的漏端接母線電壓VH，下功率管M2的源端接低側(cè)地C0M，在高壓半橋驅(qū)動電路(I)的低側(cè)電源端VCC與高側(cè)地VS之間設有二極管Db及自舉電容CB，二極管DB的陰極與自舉電容Cb的一端連接且與高壓半橋驅(qū)動電路(I)的高側(cè)電源VB連接，二極管Db陽極及自舉電容Cb的另一端分別與高壓半橋驅(qū)動電路(I)的低側(cè)電源端VCC及高側(cè)地VS連接，其特征在于，高壓半橋驅(qū)動電路(I)包括高側(cè)驅(qū)動電路(2)、低側(cè)驅(qū)動電路(3)、第一比較器C0MP43、第二比較器C0MP44、高側(cè)邏輯模塊(6)、低側(cè)邏輯模塊(7)、脈沖產(chǎn)生器(8)及低側(cè)延時電路(9)，高側(cè)驅(qū)動電路(2 )包括高側(cè)電源電壓檢測電路(4 )和高側(cè)電平移位電路(5 )，高側(cè)電源電壓檢測電路(4)的P0RT2輸出端口與第一比較器C0MP43的一個輸入端連接，高側(cè)電源電壓檢測電路(4)的P0RT3輸入端口與第一比較器C0MP43的輸出端連接，高側(cè)電源電壓檢測電路(4)的PORTl輸入端口與高側(cè)電平移位電路(5)的驅(qū)動信號輸出D端連接，第一比較器C0MP43的輸出端與高側(cè)邏輯模塊(6)的輸入A端連接且第一比較器C0MP43的輸出端通過反相器與低側(cè)邏輯模塊(7)的輸入A端連接，低側(cè)驅(qū)動電路(3)的采樣輸出端與第二比較器C0MP44的一個輸入端連接，第二比較器C0MP44的輸出端分別與高側(cè)邏輯模塊(6)的輸入B端、低側(cè)邏輯模塊(7)的輸入B端連接，在高側(cè)邏輯模塊(6)的輸入C端、低側(cè)邏輯模塊(7)的輸入C端上分別連接有高側(cè)輸入級(10)和低側(cè)輸入級(11 )，在所述第一比較器C0MP43及第二比較器C0MP44的另一個輸入端上連接有基準電路VREF，所述高側(cè)邏輯模塊(6)的輸出端與脈沖產(chǎn)生器(8)的輸入端連接，脈沖產(chǎn)生器(8)的兩個輸出端分別與高側(cè)電平移位電路(5)的兩個輸入端連接，高側(cè)電平移位電路(5)的輸出端作為高壓半橋驅(qū)動電路(I)的高側(cè)輸出端HO，低側(cè)邏輯模塊(7)的輸出端與低側(cè)延時電路(9)的輸入端連接，低側(cè)延時電路(9)的輸出端與低側(cè)驅(qū)動電路(3)的驅(qū)動信號輸入端連接，低側(cè)驅(qū)動電路(3)的輸出端作為高壓半橋驅(qū)動電路(I)的低側(cè)輸出端L0。
3.根據(jù)權(quán)利要求2所述的高壓半橋電路，其特征在于，所述的高側(cè)電源電壓檢測電路(4)，包括第一 P溝道橫向雙擴散MOS管PLDM0S1、第二 P溝道橫向雙擴散MOS管PLDM0S2，第一低壓PMOS管PMOSl、第二低壓PMOS管PM0S2，第一低壓NMOS管NMOSl、第二低壓NMOS管NM0S2、第三低壓NMOS管NM0S3、第四低壓NMOS管NM0S4，第一電阻町1、第二電阻1 12、第三電阻R21、第四電阻R22，第一 P溝道橫向雙擴散MOS管PLDM0S1、第二 P溝道橫向雙擴散MOS管PLDM0S2、第一低壓PMOS管PMOSl和第二低壓PMOS管PM0S2的源端和襯底電極均接高側(cè)電源VB，第一低壓NMOS管NMOSl、第二低壓NMOS管NM0S2和第四低壓NMOS管NM0S4的源端和襯底均接高壓半橋驅(qū)動芯片高側(cè)地VS，第三低壓NMOS管NM0S3的源端和襯底接地COM,第一 P溝道橫向雙擴散MOS管PLDM0S1的漏端與第二 P溝道橫向雙擴散MOS管PLDM0S2的漏端連接，且所述第一 P溝道橫向雙擴散MOS管PLDM0S1的漏端作為高側(cè)電源電壓的檢測電路的P0RT2輸出端口，所述第三電阻R21的一端與所述第四電阻R22的一端連接且與第三低壓NMOS管NM0S3的漏端連接，第三電阻R21的另一端與第一 P溝道橫向雙擴散MOS管PLDM0S1的漏端及第二 P溝道橫向雙擴散MOS管PLDM0S2的漏端連接，第四電阻R22的另一端及第三低壓NMOS管NM0S3的源端接低側(cè)地C0M，所述第三低壓NMOS管的柵端作為 高側(cè)電源電壓的檢測電路的P0RT3的輸入端口 ；第一電阻Rll的一端與第二電阻R12的一 端連接且與第二 P溝道橫向雙擴散MOS管PLDM0S2的柵端相接，第一電阻Rll的另一端連接至高側(cè)電源VB，第二電阻R12的另一端與第四低壓NMOS管NM0S4的漏端連接，第四低壓NMOS管NM0S4的漏和柵短接，第四低壓NMOS管NM0S4的源端接高側(cè)地VS ;第二低壓PMOS管PM0S2的漏端和柵端分別與第二低壓NMOS管NM0S2的漏端和柵端連接，所述第二低壓PMOS管PM0S2的源端接高測電源VB，所述第二低壓NMOS管NM0S2的源端接高側(cè)地VS，第一P溝道橫向雙擴散MOS管PLDM0S1的柵端和第二低壓PMOS管PM0S2的漏端相接，第一低壓PMOS管PMOSl的漏端和柵端分別與第一低壓NMOS管NMOSl的漏端和柵端連接，所述第一低壓PMOS管PMOSl的源端接高側(cè)電源VB，所述第一低壓NMOS管NMOSl的源端接高側(cè)地VS，第二低壓PMOS管PM0S2的柵端與第一低壓PMOS管PMOSl的漏端相連，所述第一低壓PMOS管PMOSl與第一低壓NMOS管NMOSl的柵端作為高側(cè)電源電壓檢測電路的PORTl輸入端口。
4.根據(jù)權(quán)利要求2所述的高壓半橋電路，其特征在于，所述的高側(cè)電平移位電路(5)包括第一 N溝道橫向雙擴散MOS管NLDM0S1、第二 N溝道橫向雙擴散MOS管NLDM0S2、第五電阻R1、第六電阻R2、RS觸發(fā)器和高側(cè)輸出級驅(qū)動，第一 N溝道橫向雙擴散MOS管NLDM0S1和第二 N溝道橫向雙擴散MOS管NLDM0S2的源和襯底接低側(cè)地C0M，第一 N溝道橫向雙擴散MOS管NLDM0S1和第二 N溝道橫向雙擴散MOS管NLDM0S2的柵端分別與脈沖產(chǎn)生器(8)的兩個輸出端連接，第一 N溝道橫向雙擴散MOS管NLDM0S1的漏端接第五電阻Rl的一端，且和RS觸發(fā)器的S端連接，第二 N溝道橫向雙擴散MOS管NLDM0S2的漏端接第六電阻R2的一端，且和RS觸發(fā)器的R端連接，所述第五電阻Rl和第六電阻R2的另一端接高測電源VB ;所述RS觸發(fā)器的信號輸出端Q接高側(cè)輸出級驅(qū)動的輸入端，所述高側(cè)輸出級驅(qū)動的輸出端作為高壓半橋驅(qū)動電路(I)的高側(cè)輸出HO。
5.根據(jù)權(quán)利要求2所述的高壓半橋電路，其特征在于，所述的低側(cè)驅(qū)動電路(3)包括第七電阻R3、第八電阻R4、第九電阻R5和低側(cè)輸出級驅(qū)動，第七電阻R3的一端與第八電阻R4—端連接，且作為采樣輸出端和比較器C0MP44的一端連接，第七電阻R3的另一端連接至低側(cè)電源VCC，第八電阻R4的另一端接第九電阻R5的一端，所述第九電阻R5的另一端接低側(cè)地COM;低側(cè)輸出級驅(qū)動的輸入端接低側(cè)延時電路的輸出端，低側(cè)輸出級驅(qū)動的輸出端作為低側(cè)輸出端L0。
6.根據(jù)權(quán)利要求2所述的高壓半橋電路，其特征在于，所述的高側(cè)邏輯模塊(6)包括第一反相器invl、第二反相器inv2、兩輸入端與非門andl以及兩輸入端或非門orl，第一反相器irwl的輸入端作為高側(cè)邏輯模塊(6)的輸入A端，其輸出端連接至兩輸入端與非門andl的一個輸入端,第二反相器inv2的輸入端作為高側(cè)邏輯模塊(6)的輸入B端,其輸出端連接至第一兩輸入端與非門andl的另一個輸入端,所述第一兩輸入端與非門andl的輸出端連接至兩輸入端或非門orl的一個輸入端,與兩輸入端或非門orl的另一個輸入端作為高側(cè)邏輯模塊(6)的輸入C端，兩輸入端或非門orl的輸出端作為高側(cè)邏輯模塊(6)的輸出端。
7.根據(jù)權(quán)利要求2所述的高壓半橋電路，其特征在于，所述的低側(cè)邏輯模塊(7)包括第三反相器inv3、兩輸入端或門or2、三輸入端或門or3及第二兩輸入端與非門and2，第三反相器inv3的輸入端作為低側(cè)邏輯模塊(7)的輸入A端，并與三輸入端或門or3的第一輸入端連接，第三反相器inv3的輸出端與兩輸入端或門or2的一個輸入端連接，兩輸入端或 門or2的另一輸入端和三輸入端或門or3的第二輸入端連接并作為低側(cè)邏輯模塊(7)的輸入B端，三輸入端或門or3的第三輸入端作為低側(cè)邏輯模塊(7)的輸入C端，兩輸入端或門or2和三輸入端或門or3的輸出端分別連接至第二兩輸入端與非門and2的兩個輸入端,第二兩輸入端與非門and2的輸出端作為低側(cè)邏輯模塊(7)的輸出端。
全文摘要
本發(fā)明公開了高壓半橋驅(qū)動芯片的欠壓保護方法及高壓半橋電路，方法為當?shù)投穗娫措妷篤CC發(fā)生欠壓時，欠壓保護電路封鎖高端和低端信號通道，若低側(cè)電源電壓VCC高于低側(cè)欠壓閾值VCCU，且高側(cè)電源電壓VBS低于高側(cè)欠壓閾值VBSU，則強制高壓半橋驅(qū)動芯片的高側(cè)通道輸出低電平，低側(cè)通道輸出高電平，關(guān)閉上功率管，開通下功率管，使低側(cè)電壓源VCC通過外部二極管給自舉電容CB充電，直到高側(cè)電壓源VBS大于高側(cè)欠壓閾值VBSU，高低側(cè)電源電壓高于高低側(cè)欠壓閾值，高壓半橋驅(qū)動芯片正常工作。電路包括高壓半橋驅(qū)動電路、上功率管M1及下功率管M2、二極管DB及自舉電容CB。
文檔編號H02M1/08GK102904220SQ201210441310
公開日2013年1月30日 申請日期2012年11月7日 優(yōu)先權(quán)日2012年11月7日
發(fā)明者祝靖, 張允武, 張翠云, 錢欽松, 孫偉鋒, 陸生禮, 時龍興 申請人:東南大學