專利名稱：基于雙arm處理器的變頻器的控制結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
基于雙ARM處理器的變頻器的控制結(jié)構(gòu)技術(shù)領(lǐng)域[0001]本實(shí)用新型涉及一種變頻器的控制結(jié)構(gòu)，特別是涉及一種基于雙ARM處理器的變頻器的控制結(jié)構(gòu)。
背景技術(shù)：
[0002]目前變頻器領(lǐng)域內(nèi)，大部分廠家的主控部分多采用單CPU(處理器)方案，其中多采用TI公司(德州儀器公司)的DSP (數(shù)字信號(hào)處理)或者ST公司(意法半導(dǎo)體公司)的基于ARM (Advanced RISC Machines,進(jìn)階精簡指令集機(jī)器)處理器芯片，隨著對(duì)變頻器控制算法的復(fù)雜，反饋速度及運(yùn)算速度的要求不斷提高，對(duì)運(yùn)算的復(fù)雜性和運(yùn)算資源及速度的需求也越來越高，許多廠家采用ARM芯片加FPGA (現(xiàn)場(chǎng)可編程門陣列)或DSP芯片加FPGA 芯片方案居多，此方案無疑會(huì)增加FPGA芯片及外圍電路的成本，從而導(dǎo)致成本增加。實(shí)用新型內(nèi)容[0003]本實(shí)用新型要解決的技術(shù)問題是為了克服現(xiàn)有技術(shù)中采用主控部件結(jié)構(gòu)負(fù)載并且成本高的缺陷，提供一種基于雙ARM處理器的變頻器的控制結(jié)構(gòu)，通過采用雙處理器的方式，在提高數(shù)據(jù)處理速度的同時(shí)，還減少了個(gè)各個(gè)處理器自身數(shù)據(jù)處理的復(fù)雜度，所以減少了成本，并且也簡化了設(shè)計(jì)的復(fù)雜度。[0004]本實(shí)用新型是通過下述技術(shù)方案來解決上述技術(shù)問題的[0005]本實(shí)用新型提供了一種基于雙ARM處理器的變頻器的控制結(jié)構(gòu)，用于控制一變頻器的運(yùn)行狀態(tài)，其特點(diǎn)是，所述控制結(jié)構(gòu)采用雙ARM處理器共同完成變頻器所有功能的運(yùn)行。[0006]其中所述雙ARM處理器按主要功能可以區(qū)分為驅(qū)動(dòng)算法處理器和邏輯通訊處理器；驅(qū)動(dòng)算法處理器采集和/或通過所述邏輯通訊處理器采集所述變頻器的各個(gè)部件的運(yùn)行參數(shù)并生成控制信號(hào)，所述邏輯通訊處理器采集電機(jī)的運(yùn)行參數(shù)和采集外圍接口參數(shù)并處理信息以做出邏輯處理并發(fā)送給驅(qū)動(dòng)算法處理器，其中所述驅(qū)動(dòng)算法處理器和所述邏輯通訊處理器均為ARM內(nèi)核的處理器。[0007]其中所述變頻器為現(xiàn)有技術(shù)中常用變頻器，所以所述變頻器的運(yùn)行參數(shù)和控制信號(hào)的種類等均為變頻器中慣用的參數(shù)或信號(hào)，因此此處不再詳細(xì)贅述。[0008]優(yōu)選地，所述驅(qū)動(dòng)算法處理器和邏輯通訊處理器均為意法半導(dǎo)體的STM32F103XC、 STM32F103XD 或 STM32F103XE 等。[0009]較佳地，所述驅(qū)動(dòng)算法處理器采集和/或通過所述邏輯通訊處理器采集所述變頻器的電流、溫度、母線電壓、IGBT (絕緣柵雙極型晶體管)過流、IGBT短路、功率、風(fēng)扇運(yùn)轉(zhuǎn)狀態(tài)、繼電器狀態(tài)、制動(dòng)器狀態(tài)以及電機(jī)編碼器信號(hào)。[0010]其中所述各個(gè)參數(shù)均為現(xiàn)有的變頻器中各個(gè)部件工作過程中產(chǎn)生的狀態(tài)參數(shù)，所以此處對(duì)各個(gè)參數(shù)的性質(zhì)不再詳細(xì)贅述。[0011]較佳地,所述邏輯通訊處理器通過RS485 (推薦標(biāo)準(zhǔn)485)、CAN (Controller AreaNetwork、控制器局域網(wǎng))總線或SPI (串行外設(shè)接口)與外部設(shè)備電連接。[0012]本實(shí)用新型中通過各種通訊方式來實(shí)現(xiàn)邏輯通訊處理器與外設(shè)的通訊。[0013]較佳地，所述驅(qū)動(dòng)算法處理器和邏輯通訊處理器之間通過一 USART 口(通用同步/ 異步串行接收/發(fā)送器)進(jìn)行數(shù)據(jù)交互。[0014]較佳地，所述變頻器的控制結(jié)構(gòu)還包括一 8MHz晶振，所述晶振作為所述驅(qū)動(dòng)算法處理器和邏輯通訊處理器的共同的工作時(shí)鐘信號(hào)源。[0015]較佳地，所述變頻器的控制結(jié)構(gòu)還包括一緩存器，用于緩存所述驅(qū)動(dòng)算法處理器和所述驅(qū)動(dòng)算法處理器控制所述變頻器和電機(jī)運(yùn)行的參數(shù)。[0016]其中本實(shí)用新型中所述緩存器用于暫時(shí)存儲(chǔ)所述驅(qū)動(dòng)算法處理器采集和/或所述驅(qū)動(dòng)算法處理器通過所述邏輯通訊處理器采集所述變頻器的各個(gè)部件的運(yùn)行參數(shù)，此后，所述驅(qū)動(dòng)算法處理器可以從所述緩存器中讀取所述運(yùn)行參數(shù)，并進(jìn)行相應(yīng)地后續(xù)處理。[0017]優(yōu)選地，所述緩存器為EEPROM (電可擦可編程只讀存儲(chǔ)器)。所以本實(shí)用新型中所述緩存器即使掉電后數(shù)據(jù)也不丟失。從而避免瞬間掉電對(duì)緩存的數(shù)據(jù)的影響。[0018]較佳地，所述變頻器的控制結(jié)構(gòu)還包括一欠壓復(fù)位單元，用于在為所述驅(qū)動(dòng)算法處理器和所述邏輯通訊處理器提供電能的一電源電壓欠壓時(shí)，向所述驅(qū)動(dòng)算法處理器和所述邏輯通訊處理器發(fā)送復(fù)位控制信號(hào)。[0019]其中本實(shí)用新型中所述復(fù)位控制信號(hào)用于將所述驅(qū)動(dòng)算法處理器和所述邏輯通訊處理器進(jìn)行初始化，從而使得所述驅(qū)動(dòng)算法處理器和所述邏輯通訊處理器重新恢復(fù)至最初的運(yùn)行狀態(tài)。所以本實(shí)用新型的所述復(fù)位控制信號(hào)可以為所述驅(qū)動(dòng)算法處理器和所述邏輯通訊處理器的初始化控制信號(hào)。[0020]較佳地，所述變頻器的控制結(jié)構(gòu)還包括一實(shí)時(shí)時(shí)鐘模塊，用于提供變頻器運(yùn)行的時(shí)間數(shù)據(jù)，比如變頻器的故障出現(xiàn)在幾時(shí)幾刻幾分，并可以通過自身的蓄電池給CPU供電。[0021]本實(shí)用新型中所述實(shí)時(shí)時(shí)鐘模塊用于記錄變頻器運(yùn)行過程中的任意時(shí)間點(diǎn)的運(yùn)行參數(shù)，從而便于后續(xù)變頻器的故障處理和調(diào)試。[0022]較佳地，所述邏輯通訊處理器通過一 SPI接口與外部的擴(kuò)展板電連接。[0023]其中所述外部擴(kuò)展板為現(xiàn)有技術(shù)中變頻器中常用的功能擴(kuò)展板，本實(shí)用新型中主要強(qiáng)調(diào)各個(gè)處理器通過SPI接口與擴(kuò)展板進(jìn)行數(shù)據(jù)傳輸，所以此處不再對(duì)所述擴(kuò)展板進(jìn)行贅述。[0024]較佳地，所述驅(qū)動(dòng)算法處理器和所述邏輯通訊處理器還與一外部燒錄接口電連接。[0025]其中本實(shí)用新型通過所述外部燒錄接口，并通過片選的方式對(duì)所述驅(qū)動(dòng)算法處理器和所述邏輯通訊處理器進(jìn)行燒錄操作。[0026]本實(shí)用新型的積極進(jìn)步效果在于[0027]本實(shí)用新型的基于雙ARM處理器的變頻器的控制結(jié)構(gòu)，通過采用雙處理器的方式，在提高數(shù)據(jù)處理速度的同時(shí)，還減少了各個(gè)處理器自身數(shù)據(jù)處理的復(fù)雜度。[0028]而且本實(shí)用新型中采用基于ARM的處理器，而且由于ARM的處理器自身的結(jié)構(gòu)簡單，所以相對(duì)于FPGA方案等顯著地減少了成本，而且也簡化了設(shè)計(jì)的復(fù)雜度。4
[0029]圖I為本實(shí)用新型的基于雙ARM處理器的變頻器的控制結(jié)構(gòu)的較佳實(shí)施例的結(jié)構(gòu)示意圖。
具體實(shí)施方式
[0030]
以下結(jié)合附圖給出本實(shí)用新型較佳實(shí)用新型，以詳細(xì)說明本實(shí)用新型的技術(shù)方案。[0031]基于功能和成本考慮本實(shí)施例選用了兩片ARM內(nèi)核的32位微控制器芯片 STM32F103系列產(chǎn)品，其中一芯片作為CPUl (中央處理單元)負(fù)責(zé)變頻器的驅(qū)動(dòng)和算法，另一芯片作為CPU2負(fù)責(zé)外圍接口的邏輯及通訊，從而CPUl可以進(jìn)行復(fù)雜的控制算法運(yùn)算，由于CPUl處理任務(wù)的降低，電機(jī)控制的電流環(huán)和速度環(huán)的響應(yīng)時(shí)間大大縮短；同時(shí)CPU2接收外圍接口的數(shù)字量模擬量及工業(yè)現(xiàn)場(chǎng)的數(shù)據(jù)，進(jìn)行處理，處理完畢后一部分發(fā)給CPUl再進(jìn)行電機(jī)的閉環(huán)響應(yīng)控制，另一部分來控制外圍的控制器。兩CPU任務(wù)的明確分工可以有效的利用芯片的資源，解決單CPU所不能完成的任務(wù)。[0032]所以如圖I所示，本實(shí)施例的基于雙ARM處理器的變頻器的控制結(jié)構(gòu)中包括一驅(qū)動(dòng)算法處理器I、一邏輯通訊處理器2、一晶振3、一緩存器4、一欠壓復(fù)位單元5和一實(shí)時(shí)時(shí)鐘模塊6。[0033]其中本實(shí)施例中所述驅(qū)動(dòng)算法處理器I和所述邏輯通訊處理器2均采集所述變頻器的各個(gè)部件的運(yùn)行參數(shù)，其中所述邏輯通訊處理器2還將采集的運(yùn)行參數(shù)發(fā)送至所述驅(qū)動(dòng)算法處理器I。[0034]所述驅(qū)動(dòng)算法處理器I基于所有的運(yùn)行參數(shù)生成控制信號(hào)，從而通過所述控制信號(hào)控制變頻器的運(yùn)行狀態(tài)。其中所述邏輯通訊處理器2基于所述控制信號(hào)控制所述變頻器的運(yùn)行。[0035]而且本實(shí)施例中所述變頻器為現(xiàn)有技術(shù)中常用變頻器，所以所述變頻器的運(yùn)行參數(shù)和控制信號(hào)的種類等均為變頻器中慣用的參數(shù)或信號(hào)，因此本實(shí)施例中所述變頻器的運(yùn)行參數(shù)包括所述變頻器的電流、溫度、母線電壓、IGBT過流、IGBT短路、功率、風(fēng)扇運(yùn)轉(zhuǎn)狀態(tài)、繼電器狀態(tài)、制動(dòng)器狀態(tài)以及電機(jī)編碼器信號(hào)等。所述控制信號(hào)即為改變或維持上述所述變頻器的部件的工作狀態(tài)的指令信號(hào)。[0036]此外由于變頻器的電流、電壓以及溫度等變頻器工作的關(guān)鍵性指標(biāo)信號(hào)，所以本實(shí)施例中所述驅(qū)動(dòng)算法處理器I和所述邏輯通訊處理器2均采集所述變頻器的各個(gè)部件的運(yùn)行參數(shù)能夠防止單個(gè)處理器采集上述信號(hào)時(shí)由于傳輸通訊中信號(hào)的延時(shí)所導(dǎo)致的誤操作。[0037]例如本實(shí)施例中所述驅(qū)動(dòng)算法處理器I主要采集輸出6路PWM (脈寬調(diào)制)信號(hào)、電流采樣并對(duì)電流進(jìn)行處理、溫度檢測(cè)、母線電壓檢測(cè)、IGBT短路保護(hù)、IGBT過流保護(hù)、 功率識(shí)別、制動(dòng)檢測(cè)、風(fēng)扇驅(qū)動(dòng)、風(fēng)扇檢測(cè)、繼電器驅(qū)動(dòng)和電機(jī)編碼器信號(hào)采集等。[0038]本實(shí)施例中所述邏輯通訊處理器2主要采集數(shù)字量的輸入輸出、模擬量的輸入輸出、繼電器的驅(qū)動(dòng)、擴(kuò)展板識(shí)別、母線電壓檢測(cè)、溫度檢測(cè)和電流檢測(cè)等。[0039]而且本實(shí)施例中所述邏輯通訊處理器2通過SPI將所述控制信號(hào)發(fā)送至所述變頻器，此外所述邏輯通訊處理器2還可以通過其他的通訊方式，例如RS485或CAN總線等來傳輸控制信號(hào)。[0040]此外所述邏輯通訊處理器2和驅(qū)動(dòng)算法處理器I也可以通過上述通訊方式來實(shí)現(xiàn)變頻器的各個(gè)部件的運(yùn)行參數(shù)的采集。[0041]此外由于邏輯通訊處理器2和驅(qū)動(dòng)算法處理器I之間也需要信號(hào)的傳輸，所以所述驅(qū)動(dòng)算法處理器I和邏輯通訊處理器2之間通過USART連接，從而實(shí)現(xiàn)運(yùn)行參數(shù)以及控制信號(hào)的相互傳輸。[0042]而且如上所述，本實(shí)施例的所述驅(qū)動(dòng)算法處理器I和邏輯通訊處理器2均采用ARM 處理器，例如意法半導(dǎo)體的STM32F103系列的處理器。從而相對(duì)于DSP芯片和FPGA芯片具有更低的成本。其中所述驅(qū)動(dòng)算法處理器I和邏輯通訊處理器2最好采用STM32F103XC、 STM32F103XD 或 STM32F103XE 的處理器。[0043]本實(shí)施例中所述晶振3為所述驅(qū)動(dòng)算法處理器I和邏輯通訊處理器2提供8MHz 工作時(shí)鐘信號(hào)，從而使得所述驅(qū)動(dòng)算法處理器I和邏輯通訊處理器2的工作時(shí)序同步。[0044]所述緩存器4用于緩存所述驅(qū)動(dòng)算法處理器I和所述邏輯通訊處理器2采集的所述變頻器的各個(gè)部件的運(yùn)行參數(shù)。從而實(shí)現(xiàn)對(duì)所述運(yùn)行參數(shù)的暫時(shí)存儲(chǔ)，此后，所述驅(qū)動(dòng)算法處理器I可以從所述緩存器4中讀取所述運(yùn)行參數(shù)，并進(jìn)行相應(yīng)地后續(xù)處理。[0045]其中本實(shí)施例中所述緩存器4為EEPR0M，從而使得所述緩存器即使掉電后數(shù)據(jù)也不丟失。從而避免瞬間掉電對(duì)緩存的數(shù)據(jù)的影響。[0046]本實(shí)施例的欠壓復(fù)位單元5用于在為所述驅(qū)動(dòng)算法處理器I和所述邏輯通訊處理器2提供電能的一電源的電壓欠壓時(shí)，向所述驅(qū)動(dòng)算法處理器I和所述邏輯通訊處理器 2發(fā)送復(fù)位控制信號(hào)。由于本實(shí)施例中驅(qū)動(dòng)算法處理器I和所述邏輯通訊處理器2為意法半導(dǎo)體的STM32F103系列的處理器，所以所述處理器自身的復(fù)位控制信號(hào)是已經(jīng)確定的。 例如供電電壓正常為3. 3V，當(dāng)電壓低于2. 6V時(shí)，同時(shí)對(duì)兩芯片發(fā)送復(fù)位控制信號(hào)，而且利用所述處理器自身的所述復(fù)位控制信號(hào)將所述驅(qū)動(dòng)算法處理器和所述邏輯通訊處理器進(jìn)行初始化，從而使得所述驅(qū)動(dòng)算法處理器和所述邏輯通訊處理器重新恢復(fù)最初的運(yùn)行狀態(tài)。[0047]所述實(shí)時(shí)時(shí)鐘模塊6用于記錄變頻器運(yùn)行的時(shí)間數(shù)據(jù)。其中本實(shí)施例中所述實(shí)時(shí)時(shí)鐘模塊6用于完整地記錄所述變頻器運(yùn)行過程中的任意時(shí)間點(diǎn)的運(yùn)行參數(shù)，所以不同于上述的緩存器4的緩存數(shù)據(jù)的功能，所述實(shí)時(shí)時(shí)鐘模塊6記錄的運(yùn)行參數(shù)用于后續(xù)變頻器的故障處理和調(diào)試等。其中本實(shí)施例中所述實(shí)時(shí)時(shí)鐘模塊6直接記錄所述驅(qū)動(dòng)算法處理器 I和邏輯通訊處理器2共同采集變頻器的各個(gè)部件的運(yùn)行的時(shí)間參數(shù)。[0048]本實(shí)施例通過在兩個(gè)ARM芯片上分配不同的功能從而在實(shí)現(xiàn)復(fù)雜運(yùn)算功能的同時(shí)減少單個(gè)ARM芯片上的運(yùn)算的復(fù)雜度，提高運(yùn)算速度和運(yùn)算效率。[0049]本實(shí)施例的具體工作流程如下[0050]變頻器運(yùn)行前，通過片選分別給驅(qū)動(dòng)算法處理器I燒寫入控制變頻器運(yùn)行的算法，驅(qū)動(dòng)，保護(hù)等程序，給邏輯通訊處理器2燒寫如控制邏輯和通訊等的程序。[0051]其中本實(shí)施例中所述驅(qū)動(dòng)算法處理器I和邏輯通訊處理器2之間通過串口進(jìn)行通訊和數(shù)據(jù)傳輸，兩芯片同樣通過片選選擇不同的芯片，同時(shí)增加三位防燒寫錯(cuò)誤檢測(cè)位，以防止兩芯片燒錯(cuò)程序。[0052]同時(shí)晶振在所述驅(qū)動(dòng)算法處理器I和邏輯通訊處理器2工作過程中始終不停地提供時(shí)鐘信號(hào)。上電時(shí)要先更改緩存器4中變頻器的運(yùn)行參數(shù)，以適應(yīng)不同的變頻器運(yùn)行狀態(tài)。變頻器運(yùn)行時(shí)，所述驅(qū)動(dòng)算法處理器I會(huì)根據(jù)變頻器運(yùn)行狀態(tài)、緩存器4中的參數(shù)、驅(qū)動(dòng)板反饋的信號(hào)和來自邏輯通訊處理器2的各種通訊的數(shù)據(jù)，進(jìn)行運(yùn)算來控制變頻器的動(dòng)態(tài)響應(yīng)。[0053]同時(shí)，變頻器運(yùn)行過程中邏輯通訊處理器2會(huì)不斷接收來自各個(gè)接口、現(xiàn)場(chǎng)控制板卡和調(diào)用緩存器4中的變頻器運(yùn)行參數(shù)，并進(jìn)行邏輯處理后，反饋給現(xiàn)場(chǎng)應(yīng)用板卡或者設(shè)備，同時(shí)將處理后數(shù)據(jù)會(huì)傳輸給所述驅(qū)動(dòng)算法處理器1，這樣共同協(xié)作保證變頻器的協(xié)調(diào)運(yùn)行，當(dāng)出現(xiàn)過溫、過壓、過流、短路等故障時(shí)所述驅(qū)動(dòng)算法處理器I和邏輯通訊處理器2會(huì)同時(shí)接受故障信號(hào)，做出相應(yīng)的處理，比如停止PWM信號(hào)，停止輸出電流等保護(hù)措施。實(shí)時(shí)時(shí)鐘模塊6會(huì)將運(yùn)行的狀態(tài)記錄并保存以便以后調(diào)用和調(diào)試。[0054]雖然以上描述了本實(shí)用新型的具體實(shí)施方式
，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解， 這些僅是舉例說明，本實(shí)用新型的保護(hù)范圍是由所附權(quán)利要求書限定的。本領(lǐng)域的技術(shù)人員在不背離本實(shí)用新型的原理和實(shí)質(zhì)的前提下，可以對(duì)這些實(shí)施方式做出多種變更或修改，但這些變更和修改均落入本實(shí)用新型的保護(hù)范圍。
權(quán)利要求1.一種基于雙ARM處理器的變頻器的控制結(jié)構(gòu)，用于控制一變頻器的運(yùn)行狀態(tài)，其特征在于，所述控制結(jié)構(gòu)包括一第一 ARM處理器和一第二 ARM處理器； 其中所述第一 ARM處理器作為驅(qū)動(dòng)算法處理器，所述第二 ARM處理器作為邏輯通訊處理器； 所述驅(qū)動(dòng)算法處理器采集和/或通過所述邏輯通訊處理器采集所述變頻器的各個(gè)部件的運(yùn)行參數(shù)并生成控制信號(hào)，所述邏輯通訊處理器采集變頻器和電機(jī)的運(yùn)行參數(shù)和采集變頻器外圍接口參數(shù)并處理發(fā)送給驅(qū)動(dòng)算法處理器。
2.如權(quán)利要求I所述的變頻器的控制結(jié)構(gòu)，其特征在于，所述驅(qū)動(dòng)算法處理器和邏輯通訊處理器均為意法半導(dǎo)體的STM32F103XC、STM32F103XD或STM32F103XE。
3.如權(quán)利要求I所述的變頻器的控制結(jié)構(gòu)，其特征在于，所述控制結(jié)構(gòu)還包括一實(shí)時(shí)時(shí)鐘模塊用于記錄變頻器運(yùn)行的時(shí)間數(shù)據(jù)。
4.如權(quán)利要求I所述的變頻器的控制結(jié)構(gòu)，其特征在于，所述驅(qū)動(dòng)算法處理器采集和/或通過所述邏輯通訊處理器采集所述變頻器的電流、溫度、母線電壓、IGBT過流、IGBT短路、功率、風(fēng)扇運(yùn)轉(zhuǎn)狀態(tài)、繼電器狀態(tài)、制動(dòng)器狀態(tài)以及電機(jī)編碼器信號(hào)。
5.如權(quán)利要求I所述的變頻器的控制結(jié)構(gòu)，其特征在于，所述邏輯通訊處理器通過RS485、CAN總線或SPI與外部設(shè)備電連接。
6.如權(quán)利要求I所述的變頻器的控制結(jié)構(gòu)，其特征在于，所述驅(qū)動(dòng)算法處理器和邏輯通訊處理器之間通過一 USART 口進(jìn)行數(shù)據(jù)交互。
7.如權(quán)利要求I所述的變頻器的控制結(jié)構(gòu)，其特征在于，所述變頻器的控制結(jié)構(gòu)還包括一 8MHz晶振，所述晶振為所述驅(qū)動(dòng)算法處理器和邏輯通訊處理器提供時(shí)鐘信號(hào)。
8.如權(quán)利要求I所述的變頻器的控制結(jié)構(gòu)，其特征在于，所述變頻器的控制結(jié)構(gòu)還包括一緩存器，用于緩存所述驅(qū)動(dòng)算法處理器和所述驅(qū)動(dòng)算法處理器控制所述變頻器和電機(jī)運(yùn)行的參數(shù)。
9.如權(quán)利要求8所述的變頻器的控制結(jié)構(gòu)，其特征在于，所述緩存器為EEPROM。
10.如權(quán)利要求I所述的變頻器的控制結(jié)構(gòu)，其特征在于，所述變頻器的控制結(jié)構(gòu)還包括在為所述驅(qū)動(dòng)算法處理器和所述邏輯通訊處理器提供電能的一電源的電壓欠壓時(shí)用于向所述驅(qū)動(dòng)算法處理器和所述邏輯通訊處理器發(fā)送復(fù)位控制信號(hào)的一欠壓復(fù)位單元。
11.如權(quán)利要求I所述的變頻器的控制結(jié)構(gòu)，其特征在于，所述邏輯通訊處理器通過一SPI接口與外部的擴(kuò)展板電連接。
12.如權(quán)利要求I所述的變頻器的控制結(jié)構(gòu)，其特征在于，所述驅(qū)動(dòng)算法處理器和所述邏輯通訊處理器還與一外部燒錄接口電連接。
專利摘要本實(shí)用新型公開了一種基于雙ARM處理器的變頻器的控制結(jié)構(gòu)，用于控制一變頻器的運(yùn)行狀態(tài)，其包括一負(fù)責(zé)驅(qū)動(dòng)算法的CPU和一負(fù)責(zé)邏輯通訊CPU；其中所述驅(qū)動(dòng)算法處理器采集和/或通過所述邏輯通訊處理器采集所述變頻器的各個(gè)部件的運(yùn)行參數(shù)并生成控制信號(hào)，控制電機(jī)的運(yùn)行和保護(hù)。本實(shí)用新型的變頻器的控制結(jié)構(gòu)，在變頻器中采用雙ARM處理器的方式處理變頻器數(shù)據(jù)，在提高數(shù)據(jù)處理速度的同時(shí)，還減少了各個(gè)處理器自身數(shù)據(jù)處理的復(fù)雜度。而且本實(shí)用新型中采用基于ARM的處理器，由于ARM的處理器自身的結(jié)構(gòu)簡單，所以相對(duì)于FPGA等顯著地減少了成本，而且也降低了設(shè)計(jì)的復(fù)雜度。
文檔編號(hào)H02P27/04GK202818224SQ20122041189
公開日2013年3月20日 申請(qǐng)日期2012年8月17日 優(yōu)先權(quán)日2012年8月17日
發(fā)明者金辛海, 宋吉波, 龐忠浩, 江振洲 申請(qǐng)人:上海新時(shí)達(dá)電氣股份有限公司, 上海辛格林納新時(shí)達(dá)電機(jī)有限公司