驅(qū)動器電路的制作方法
【專利摘要】驅(qū)動器電路包括：常導(dǎo)通型的第1以及第2晶體管(Q1，Q2)；第1控制電路(1)，響應(yīng)于第1控制信號()而控制第1晶體管(Q1)；第2控制電路(2)，響應(yīng)于第2控制信號()而控制第2晶體管(Q2)；電容器(4)，連接在第1控制電路(1)的第1以及第2電源節(jié)點(1c，1d)之間；電源(7)，連接在第2控制電路(2)的第3以及第4電源節(jié)點(2c，2d)之間；開關(guān)元件(5)，連接在第1以及第4電源節(jié)點(1d，2d)之間；以及第3控制電路(3)，在輸出電壓(VO)成為大約0V時使開關(guān)元件(5)導(dǎo)通。
【專利說明】驅(qū)動器電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及驅(qū)動器電路，尤其涉及使用閾值電壓為負電壓的常導(dǎo)通 (normally-on)型晶體管或者閾值電壓低到2V左右的常截止（normally-off)型晶體管作 為開關(guān)元件，并且例如用于逆變器（inverter)電路的驅(qū)動器電路。

【背景技術(shù)】
[0002] 由GaN或SiC等所代表的寬帶隙半導(dǎo)體形成的元件與硅半導(dǎo)體形成的元件相比， 具有高速開關(guān)、低導(dǎo)通電阻值等的優(yōu)異特性。另一方面，由寬帶隙半導(dǎo)體形成的元件表現(xiàn)出 即使柵極電壓為0V也會流過漏極電流的常導(dǎo)通特性、或者具有2V左右的低閾值電壓的常 截止特性，因此為了可靠地關(guān)閉該元件，需要將柵極電壓驅(qū)動至負電壓。
[0003] 在特開2007-288992號公報（專利文獻1)中記載了用于具有常導(dǎo)通特性的開關(guān) 元件或者具有閾值電壓低的常截止特性的開關(guān)元件的半導(dǎo)體電路。
[0004] 在專利文獻1中，設(shè)置生成用于提供給高側(cè)（高電壓側(cè)）的開關(guān)元件的負電壓的 電源電路和生成用于提供給低側(cè)（低電壓側(cè)）的開關(guān)元件的負電壓的電源電路，高側(cè)的電 源電路的高電壓側(cè)與高壓電源的+端子連接。進而，設(shè)置其一個電極連接到高側(cè)的電源電 路的低電壓（負電壓）側(cè)的控制用電容器，在控制開關(guān)元件的導(dǎo)通/截止的控制電路中，從 在該開關(guān)元件導(dǎo)通時被充電的該控制用電容器供應(yīng)動作電源。此外，作為電源電路的例子， 示出了在電容器中經(jīng)由另一開關(guān)元件而流過電流，并將齊納二極管與該電容器并聯(lián)連接而 構(gòu)成負電壓電源的例子。
[0005] 此外，在特開2006-314154號公報（專利文獻2)中公開了使用穩(wěn)壓二極管（齊納 二極管）對高側(cè)的常導(dǎo)通型的開關(guān)元件提供負電壓的電力變換器。
[0006] 此外，在國際整流器日本應(yīng)用備忘錄>夕一于；3于>·卜夕亍4 4弋 一 · \7 ：/ U ?τ - ； 3 > 7 一卜）AN_112〇(非專利文獻D中記載了以負的柵極偏 置電壓驅(qū)動的緩沖器電路。
[0007] 現(xiàn)有技術(shù)文獻
[0008] 專利文獻
[0009] 專利文獻1 :特開2007-288992號公報
[0010] 專利文獻2 :特開2006-314154號公報
[0011] 非專利文獻
[0012] 非專利文獻1 :國際整流器日本應(yīng)用備忘錄AN-1120


【發(fā)明內(nèi)容】

[0013] 發(fā)明要解決的課題
[0014] 在從低側(cè)的電路向高側(cè)的電路提供負電壓的情況下，由于二極管的極性問題，無 法使用在逆變器用柵極驅(qū)動器電路中使用的由二極管和電容器組成的自舉電路，因此，在 非專利文獻1中記載了在高側(cè)需要絕緣的電源。
[0015] 此外，在專利文獻1中，如上所述，高側(cè)的內(nèi)部電源電路是通過將高電壓側(cè)與高壓 電源的+端子連接而構(gòu)成，因此存在從高壓電源流入電流而短路的危險，為了防止該短路， 需要是被絕緣的電源。此外，在高側(cè)和低側(cè)分別需要電源。
[0016] 進而，在專利文獻1中，使用開關(guān)元件、電容器、以及齊納二極管來實現(xiàn)高側(cè)電源， 但難以制造高耐壓的齊納二極管，成為電源電壓范圍的限制。
[0017] 同樣地，在專利文獻2中使用穩(wěn)壓二極管（齊納二極管）也因耐壓的限制而成為 可利用的電源電壓范圍的限制。
[0018] 此外，通常在逆變器電路中，為了抑制反向功耗或噪聲，需要對開關(guān)元件并聯(lián)連接 反向恢復(fù)電流少的FWD(free wheel diode)。在常導(dǎo)通型晶體管中也同樣，在進行單極動作 的臥式設(shè)備中雖然自身具有反向?qū)üδ?，但由于其截止時的低的柵極電壓（通常-10V以 下）會導(dǎo)致反向?qū)ㄉ仙妷旱慕^對值變大，因此同樣需要并聯(lián)連接FWD。
[0019] 這些課題會導(dǎo)致成本因驅(qū)動器電路的大型化、復(fù)雜化而上升，妨礙使用了寬帶隙 半導(dǎo)體的驅(qū)動器電路得到普及。
[0020] 因此，本發(fā)明的主要目的在于提供一種小型且結(jié)構(gòu)簡單的驅(qū)動器電路。
[0021] 用于解決課題的方案
[0022] 本發(fā)明的驅(qū)動器電路，包括：第1晶體管，連接在第1電壓的線和輸出端子之間； 第2晶體管，連接在輸出端子和比第1電壓低的第2電壓的線之間；第1控制電路，具有第 1電源節(jié)點以及第2電源節(jié)點，響應(yīng)于輸入信號被設(shè)為第1邏輯電平的情況而將第1電源節(jié) 點的電壓提供給第1晶體管的控制電極，從而使第1晶體管導(dǎo)通，且響應(yīng)于輸入信號被設(shè)為 第2邏輯電平的情況而將第2電源節(jié)點的電壓提供給第1晶體管的控制電極，從而使第1 晶體管截止；以及第2控制電路，具有第3電源節(jié)點以及第4電源節(jié)點，響應(yīng)于輸入信號被 設(shè)為第1邏輯電平的情況而將第4電源節(jié)點的電壓提供給第2晶體管的控制電極，從而使 第2晶體管截止，且響應(yīng)于輸入信號被設(shè)為第2邏輯電平的情況而將第3電源節(jié)點的電壓 提供給第2晶體管的控制電極，從而使第2晶體管導(dǎo)通。第1電源節(jié)點與輸出端子連接，第 3電源節(jié)點接受第2電壓，第4電源節(jié)點接受比第2電壓低的第3電壓。此外，該驅(qū)動器電 路還包括：電容器，連接在第1電源節(jié)點以及第2電源節(jié)點之間；開關(guān)元件，連接在第2電源 節(jié)點以及第4電源節(jié)點之間；第3控制電路，響應(yīng)于輸出端子的電壓和第2電壓之差的電壓 變得低于預(yù)定的電壓的情況，使所述開關(guān)元件導(dǎo)通而將電容器充電。
[0023] 優(yōu)選的是，第1晶體管以及第2晶體管分別是常導(dǎo)通型晶體管。
[0024] 此外優(yōu)選的是，常導(dǎo)通型晶體管是由寬帶隙半導(dǎo)體形成的η溝道FET。
[0025] 此外優(yōu)選的是，開關(guān)元件是η溝道M0SFET。
[0026] 此外優(yōu)選的是，在輸出端子的電壓和第2電壓之差的電壓低于預(yù)定的電壓且輸入 信號為第2邏輯電平的情況下，第3控制電路使開關(guān)元件導(dǎo)通。
[0027] 此外優(yōu)選的是，第3電壓被設(shè)定為在第1晶體管或者第2晶體管截止的情況下能 夠進行第1晶體管或者第2晶體管的反向?qū)▌幼鞯碾妷骸?br> [0028] 此外優(yōu)選的是，設(shè)定第3電壓，使得第1晶體管或者第2晶體管的反向?qū)ㄉ仙?壓成為-1. 5V?-3. 0V的范圍。
[0029] 此外，本發(fā)明的另一驅(qū)動器電路，包括：第1晶體管，連接在第1電壓的線和輸出 端子之間；第2晶體管，連接在輸出端子和比第1電壓低的第2電壓的線之間；第1控制電 路，具有第1電源節(jié)點以及第2電源節(jié)點，響應(yīng)于輸入信號被設(shè)為第1邏輯電平的情況而將 第1電源節(jié)點的電壓提供給第1晶體管的控制電極，從而使第1晶體管導(dǎo)通，且響應(yīng)于輸入 信號被設(shè)為第2邏輯電平的情況而將第2電源節(jié)點的電壓提供給第1晶體管的控制電極， 從而使第1晶體管截止；以及第2控制電路，具有第3電源節(jié)點以及第4電源節(jié)點，響應(yīng)于 輸入信號被設(shè)為第1邏輯電平的情況而將第4電源節(jié)點的電壓提供給第2晶體管的控制電 極，從而使第2晶體管截止，且響應(yīng)于輸入信號被設(shè)為第2邏輯電平的情況而將第3電源節(jié) 點的電壓提供給第2晶體管的控制電極，從而使第2晶體管導(dǎo)通。第3電源節(jié)點接受比第 2電壓高的第3電壓，第4電源節(jié)點接受比第2電壓低的第4電壓。此外，該驅(qū)動器電路還 包括：二極管，陽極接受第3電壓，陰極與第1電源節(jié)點連接；第1電容器，連接在第1電源 節(jié)點以及輸出端子之間；第2電容器，連接在第2電源節(jié)點以及輸出端子之間；開關(guān)元件， 連接在第2電源節(jié)點以及第4電源節(jié)點之間；第3控制電路，響應(yīng)于輸出端子的電壓和第2 電壓之差的電壓變得低于預(yù)定的電壓的情況，使開關(guān)元件導(dǎo)通而將第2電容器充電。
[0030] 優(yōu)選的是，第1晶體管以及第2晶體管分別是常截止型晶體管。
[0031] 此外優(yōu)選的是，常截止型晶體管是由寬帶隙半導(dǎo)體形成的η溝道FET。
[0032] 此外優(yōu)選的是，開關(guān)元件是η溝道M0SFET。
[0033] 此外優(yōu)選的是，在輸出端子的電壓和第2電壓之差的電壓低于預(yù)定的電壓且輸入 信號為第2邏輯電平的情況下，第3控制電路使開關(guān)元件導(dǎo)通。
[0034] 發(fā)明效果
[0035] 在本發(fā)明的驅(qū)動器電路中，響應(yīng)于輸出端子的電壓和第2電壓之差的電壓變得低 于預(yù)定的電壓的情況，使開關(guān)元件導(dǎo)通而將電容器的低壓側(cè)電極充電為負的電壓，并將該 負的電壓提供給第1控制電路的第2電源節(jié)點。因此，不用另外設(shè)置絕緣電源就能夠?qū)Φ?1控制電路提供負電壓，能夠?qū)崿F(xiàn)小型且結(jié)構(gòu)簡單的驅(qū)動器電路。

【專利附圖】

【附圖說明】
[0036] 圖1是表示本發(fā)明的實施方式一的驅(qū)動器電路的結(jié)構(gòu)的電路方框圖。
[0037] 圖2是表示圖1所示的控制電路3的結(jié)構(gòu)的電路方框圖。
[0038] 圖3是表示圖1所示的驅(qū)動器電路的動作的時間圖。
[0039] 圖4是表不實施方式一的變形例一的電路方框圖。
[0040] 圖5是表不實施方式一的變形例二的電路方框圖。
[0041] 圖6是用于說明本發(fā)明的實施方式二的驅(qū)動器電路的圖。
[0042] 圖7是表示本發(fā)明的實施方式三的驅(qū)動器電路的結(jié)構(gòu)的電路方框圖。

【具體實施方式】
[0043] [實施方式一]
[0044] 如圖1所示，本發(fā)明的實施方式一的驅(qū)動器電路包括輸入端子Τ1、Τ2、輸出端子 Τ3、常導(dǎo)通型晶體管Q1、Q2、控制電路1?3、電容器4、開關(guān)元件5、以及電源6、7。
[0045] 輸入端子T1接受控制信號Φ1，輸入端子T2接受控制信號Φ2。控制信號Φ2是 控制信號Φ 1的互補信號（反相信號）。驅(qū)動器電路響應(yīng)于控制信號Φ 1、Φ 2分別被設(shè)置 為"H"電平以及"L"電平的情況，對輸出端子T3輸出"H"電平（高電壓VI)。此外，驅(qū)動器 電路響應(yīng)于控制信號Φ 1、Φ2分別被設(shè)置為"L"電平以及"Η"電平的情況，對輸出端子T3 輸出"L"電平（基準電壓V2)。
[0046] S卩，常導(dǎo)通型晶體管Ql、Q2分別是由寬帶隙半導(dǎo)體形成的η溝道FET(Field effect transistor :場效應(yīng)晶體管）。常導(dǎo)通型晶體管Q1、Q2分別具有-3V左右的閾值電 壓Vth，即使柵極-源極間電壓為0V也會導(dǎo)通。
[0047] 這里，寬帶隙半導(dǎo)體是指，帶隙大于硅的半導(dǎo)體，尤其是具有硅的帶隙（1. 12eV) 的兩倍左右即2. 2eV以上的帶隙的半導(dǎo)體，例如是SiC、GaN、金剛石等。
[0048] 晶體管Q1的漏極接受電源6的正極的電壓VI (例如，400V)，其柵極接受控制信號 Φ 3，其源極與輸出端子T3連接。電源6的負極接受基準電壓V2 (例如，接地電壓的0V)。 晶體管Q2的漏極與輸出端子T3連接，其柵極接受控制信號Φ 4,其源極接受基準電壓V2。 晶體管Ql、Q2構(gòu)成半橋式電路。
[0049] 高側(cè)（高壓側(cè)）的控制電路1包含與輸入端子T1連接的輸入節(jié)點la、與晶體管Q1 的柵極連接的輸出節(jié)點lb、與輸出端子T3連接的高壓側(cè)電源節(jié)點lc、低壓側(cè)電源節(jié)點Id。 控制信號Φ 1經(jīng)由輸入端子T1被提供給輸入節(jié)點la。輸出節(jié)點lb中出現(xiàn)的信號成為控制 信號Φ3。
[0050] 控制電路1在控制信號Φ 1被設(shè)為"H"電平的情況下，在經(jīng)過規(guī)定的延遲時間tdl 之后將高壓側(cè)電源節(jié)點lc的電壓輸出到輸出節(jié)點lb，在控制信號Φ 1被設(shè)為"L"電平的情 況下，將低壓側(cè)電源節(jié)點Id的電壓輸出到輸出節(jié)點lb。延遲時間tdl是為了防止晶體管 Q1、Q2同時導(dǎo)通而設(shè)定。
[0051] 低側(cè)（低壓側(cè)）的控制電路2包含與輸入端子T2連接的輸入節(jié)點2a、與晶體管 Q2的柵極連接的輸出節(jié)點2b、接受基準電壓V2的高壓側(cè)電源節(jié)點2c、低壓側(cè)電源節(jié)點2d。 控制信號Φ2經(jīng)由輸入端子T2被提供給輸入節(jié)點2a。輸出節(jié)點2b中出現(xiàn)的信號成為控制 信號Φ4。
[0052] 控制電路2在控制信號Φ 2被設(shè)為"H"電平的情況下，將高壓側(cè)電源節(jié)點2c的電 壓輸出到輸出節(jié)點2b，在控制信號Φ2被設(shè)為"L"電平的情況下，在經(jīng)過規(guī)定的延遲時間 td2之后將低壓側(cè)電源節(jié)點2d的電壓輸出到輸出節(jié)點2b。延遲時間td2是為了防止晶體 管Q1、Q2同時導(dǎo)通而設(shè)定。
[0053] 電容器4連接在控制電路1的高壓側(cè)電源節(jié)點lc與低壓側(cè)電源節(jié)點Id之間。開 關(guān)元件5連接在控制電路1的低壓側(cè)電源節(jié)點Id與控制電路2的低壓側(cè)電源節(jié)點2b之間。 開關(guān)元件5在控制信號Φ5為"H"電平時導(dǎo)通，在控制信號Φ5為"L"電平時截止。電源 7的正極連接到基準電壓V2的線上，其負極連接到控制電路2的低壓側(cè)電源節(jié)點2d。電 源7的負極成為負的電壓V3。負的電壓V3比晶體管Ql、Q2的閾值電壓Vth還要低，例如 是 _10V左右。
[0054] 控制電路3包含與輸出端子T3連接的檢測節(jié)點3a、接受基準電壓V2的基準電壓 節(jié)點3b、與開關(guān)元件5的控制電極連接的輸出節(jié)點3c。輸出節(jié)點3c中出現(xiàn)的信號成為控 制信號Φ5。
[0055] 控制電路3在檢測節(jié)點3a的電壓V0與基準電壓節(jié)點3b的電壓V2之差的電壓 V0-V2高于規(guī)定的參照電壓VR的情況下將控制信號Φ 5設(shè)為"L"電平，在電壓V0-V2低于 規(guī)定的參照電壓VR的情況下將控制信號Φ5設(shè)為"H"電平。參照電壓VR是大約0V的正 電壓。
[0056] 圖2是表示控制電路3的結(jié)構(gòu)的電路方框圖。在圖2中，控制電路3包含電源10、 11、電阻元件12、二極管13、比較器14、以及電平移位器15。電源10、11的負極都與基準電 壓節(jié)點3b連接。電源10的正極經(jīng)由電阻元件12以及二極管13與檢測節(jié)點3a連接。
[0057] 比較器14的+端子接受電源11的正極的電壓VII，其-端子接受二極管13的陽 極的電壓V12。比較器14在V1DV12時輸出"H"電平的信號，在V11〈V12時輸出"L"電平 的信號。電平移位器15將比較器14的輸出信號的電平偏移規(guī)定的電壓后輸出到輸出節(jié)點 3c。輸出節(jié)點3c中出現(xiàn)的信號成為控制信號Φ5。
[0058] 電源10的電壓V10被設(shè)定為比電源11的電壓VII還要高的電壓。將二極管13 的正向電壓設(shè)為VF。當V0高于V10-VF時二極管V13截止，V12 = V10,且控制信號Φ5成 為"L"電平。當V0低于V10-VF時二極管V13導(dǎo)通，￥12〈￥11〈￥10，且控制信號小5成為"!1" 電平。這里，V10-VF被設(shè)定為盡可能接近0V。此外，為了防止二極管13被擊穿，也可以用 正向串聯(lián)連接的多個二極管來取代二極管13。
[0059] 由此，開關(guān)元件5在輸出端子T3的電壓V0成為與基準電壓V2大致相等的定時導(dǎo) 通，在輸出電壓V0成為比基準電壓V2高規(guī)定電壓的定時截止。
[0060] 圖3(a)?（e)是表示驅(qū)動器電路的動作的時間圖。在圖3(a)?（e)中，控制信 號Φ1和Φ2屬于相互互補的關(guān)系。這是為了防止晶體管Q1和Q2同時導(dǎo)通。如果晶體管 Q1和Q2同時導(dǎo)通，則會從電源6的正極經(jīng)由晶體管Q1、Q2向基準電壓V2的線流過貫通電 流，晶體管Ql、Q2將被擊穿。
[0061] 但是，在控制信號Φ 1的延遲時間和控制信號Φ 2的延遲時間不同時或根據(jù)負荷 的狀態(tài)，僅憑將控制信號Φ1和Φ2設(shè)為互補的關(guān)系是不夠的。因此，將控制信號Φ1的上 升沿延遲規(guī)定時間tdl而生成控制信號Φ 3,并且將控制信號Φ 2的下降沿延遲規(guī)定時間 td2而生成控制信號Φ4。
[0062] 因此，輸出電壓V0比控制信號Φ1、Φ2延遲動作。如果在控制信號Φ2為"H"電 平的期間T1使開關(guān)元件5導(dǎo)通，則高電壓VI和負的電壓V3之差的電壓被施加到電容器4 和控制電路1，電路被破壞。相對于此，在本實施方式一中，在輸出電壓V0為"L"電平的期 間T2使開關(guān)元件5導(dǎo)通，因此電路不會被破壞。關(guān)于期間T3在后面敘述。
[0063] 在開關(guān)元件5導(dǎo)通時，晶體管Q1截止，晶體管Q2導(dǎo)通。因此，電源7的正極經(jīng)由 晶體管Q2與電容器4的高壓側(cè)電極連接，并且電源7的負極經(jīng)由開關(guān)元件5與電容器4的 低壓側(cè)電極連接，電容器4被充電。此時，作為用于將晶體管Q1維持在截止狀態(tài)的負的柵 極電壓，電源7的負電壓V3經(jīng)由開關(guān)元件5以及低壓側(cè)電源節(jié)點Id被輸入到晶體管Q1的 柵極。
[0064] 然后，晶體管Q1、Q2以及開關(guān)元件5基于控制信號Φ 1、Φ 2被控制，晶體管Q1導(dǎo) 通，晶體管Q2以及開關(guān)元件5截止。晶體管Q1為常導(dǎo)通型，因此通過源極電壓作為高壓側(cè) 電源節(jié)點lc的電壓施加到柵極從而晶體管Q1成為導(dǎo)通狀態(tài)。如果晶體管Q1成為導(dǎo)通狀 態(tài)，則輸出電壓V0上升至電源6的正極的電壓VI附近。
[0065] 此時，由于晶體管Q2以及開關(guān)元件5截止，因此電容器4與電源7斷開，且作為控 制電路1的電源發(fā)揮作用。電容器4的高壓側(cè)電極的電壓為輸出電壓V0,電容器4的低壓 側(cè)電極的電壓變得低于輸出電壓V0,因此能夠?qū)w管Q1的柵極提供低于輸出電壓V0的 電壓，結(jié)果，在此后的開關(guān)定時中能夠可靠地使晶體管Q1截止。
[0066] 如上所述，在該實施方式1中，不用另外設(shè)置絕緣電源就能夠?qū)Ω邆?cè)的控制電路1 提供負電壓V3,因此能夠?qū)崿F(xiàn)裝置的小型化、結(jié)構(gòu)的簡單化。此外，由于使用由寬帶隙半導(dǎo) 體形成的晶體管Q1、Q2,因而能夠?qū)崿F(xiàn)開關(guān)元件的導(dǎo)通電阻值的減少和開關(guān)速度的高速化， 能夠?qū)崿F(xiàn)驅(qū)動器電路的高速化和低功耗。
[0067] [變形例1]
[0068] 圖4是表示實施方式一的變形例一的電路方框圖，是與圖1對比的圖。參照圖4， 變形例一與實施方式一的不同點在于，以η溝道M0SFET16取代了開關(guān)元件5。換言之，開關(guān) 元件5由η溝道M0SFET16構(gòu)成。M0SFET16的漏極與控制電路1的低壓側(cè)電源節(jié)點Id連 接，其柵極接受控制信號Φ 5,其源極接受負電壓V3。
[0069] 在控制信號Φ 5被設(shè)為"H"電平時M0SFET16導(dǎo)通，在控制信號Φ 5被設(shè)為"L"電 平時M0SFET16截止。M0SFET16的漏極與低于基準電壓V2(0V)的負電壓V3連接，因此控制 信號Φ 5的"H"電平被設(shè)為比對負電壓V3加上M0SFET16的閾值電壓后的電壓還要高的電 壓?？刂菩盘枽?的"L"電平被設(shè)為比對負電壓V3加上M0SFET16的閾值電壓后的電壓還 要低的電壓。
[0070] 在該變形例一中，由于以M0SFET16取代了開關(guān)元件5,因此能夠應(yīng)對更快速的開 關(guān)，能夠?qū)崿F(xiàn)驅(qū)動器電路的響應(yīng)速度的高速化。
[0071] 另外，不用說，也可以以雙極型晶體管來構(gòu)成開關(guān)元件5,也可以以由寬帶隙半導(dǎo) 體形成的元件來構(gòu)成開關(guān)元件5。
[0072] [變形例二]
[0073] 圖5是表示實施方式一的變形例二的電路方框圖，是與圖4對比的圖。參照圖5， 變形例二與變形例一的不同點在于，追加了"與"門17。"與"門17將控制信號Φ5和Φ2 的"與"信號提供給M0SFET16的柵極。從而，如圖3(a)?（e)所示，M0SFET16的輸出電壓 V0成為約0V，且在控制信號Φ 2為"H"電平的期間T3導(dǎo)通。因此，能夠可靠地防止在輸出 電壓V0高時M0SFET16導(dǎo)通。
[0074] [實施方式二]
[0075] 實施方式二的驅(qū)動器電路的結(jié)構(gòu)與圖1的驅(qū)動器電路相同。在該實施方式二中， 研究圖1的負電壓V3的值。圖1的常導(dǎo)通型晶體管Q1、Q2分別是常導(dǎo)通型的η溝道FET。
[0076] 圖6是表示常導(dǎo)通型的η溝道FET的反向?qū)ㄌ匦缘臇艠O電壓Vgs依賴性的圖。 作為FET，使用了閾值電壓Vth為-2. 5V的FET。FET的反向?qū)ㄌ匦允侵?，在對FET的柵 極-源極之間施加了規(guī)定的柵極電壓Vgs的情況下，表示在FET的漏極-源極之間施加的 負的電壓Vds和在漏極-源極之間流過的電流Id的關(guān)系的特性。在圖6中，從左起，示出 了將Vgs從-5V起以+0. 5V步長增加時的特性變化。
[0077] 圖6中，在閾值電壓Vth為-2. 5V左右的情況下，在截止狀態(tài)下施加的柵極 電壓Vgs為-5. 0V、-4. 5V、-4. 0V時，成為反向?qū)顟B(tài)的反向?qū)ㄉ仙妷悍謩e成 為-2. 5V、-2. 0V、-1. 5V。在本實施方式二中，調(diào)整負電壓V3的值，使得晶體管Ql、Q2的反 向?qū)ㄉ仙妷撼蔀?1. 5V?-3. 0V的范圍。S卩，將負電壓V3設(shè)為-5. 0V?-4. 0V的范圍， 使得經(jīng)由控制電路1、2提供給晶體管Ql、Q2的柵極電壓Vgs成為-5. 0V?-4. 0V的范圍。 由此，能夠在-1. 5V?-3. 0V的范圍的絕對值小的反向?qū)ㄉ仙妷合逻M行晶體管Ql、Q2 的反向?qū)▌幼鳌?br> [0078] 在逆變器電路中通常使用的FWD的正向電壓為1.5V?3. 0V左右。因此，在本實 施方式二中，不用具備通常需要與用于逆變器的開關(guān)元件并聯(lián)連接的FWD，就能夠使晶體管 Ql、Q2可靠地進行反向?qū)▌幼鳌?br> [0079][實施方式三]
[0080] 圖7是表示本發(fā)明的實施方式三的驅(qū)動器電路的結(jié)構(gòu)的電路方框圖，是與圖5對 比的圖。參照圖7,該驅(qū)動器電路與圖5的驅(qū)動器電路的不同點在于，以由寬帶隙半導(dǎo)體形 成的常截止型晶體管Q11、Q12分別取代了常導(dǎo)通型晶體管Q1、Q2,且追加了電源20、二極管 21以及電容器22。
[0081] 常截止型晶體管Q11、Q12分別是閾值電壓為2V左右的η溝道FET。為了使晶體管 Qll、Q12導(dǎo)通，需要使控制電路1、2的高壓側(cè)電源節(jié)點lc、2c的電壓高于晶體管Qll、Q12 的閾值電壓（2V)。因此，追加了電源20、二極管21以及電容器22。
[0082] 電源20的負極與基準電壓V2的線連接。此外，電源20的正極與控制電路2的高 壓側(cè)電源節(jié)點2c直接連接，并且經(jīng)由二極管21與控制電路1的高壓側(cè)電源節(jié)點lc連接。 電容器22連接在二極管21的陰極與輸出端子T3之間。電源20的正極-負極間的電壓V4 被設(shè)定為比晶體管Q11、Q12的閾值電壓（2V)還要高的電壓（例如+10V)。二極管21以及 電容器22構(gòu)成自舉電路。
[0083] 控制信號Φ1、Φ 2分別為"L"電平以及"H"電平的情況下，控制信號Φ 3、Φ4通 過控制電路1、2分別被設(shè)為"L"電平（V0+V3)以及"H"電平（V4)。由此，晶體管Q11截止 并且晶體管Q12導(dǎo)通，輸出電壓V0成為基準電壓V2，M0SFET16導(dǎo)通。
[0084] 此時，電源7的負極經(jīng)由M0SFET16與電容器4的低壓側(cè)電極連接，并且電源7的 正極經(jīng)由晶體管Q12與電容器4的高壓側(cè)電極連接，電容器4被充電為負的電壓V3。此外， 電源20的正極經(jīng)由二極管21與電容器22的高壓側(cè)電極連接，并且電源20的負極經(jīng)由晶 體管Q12與電容器22的低壓側(cè)電極連接，電容器22被充電為正的電壓V4。
[0085] 接著，控制信號Φ1、Φ2分別被設(shè)為"H"電平以及"L"電平時，控制信號Φ3、Φ4 通過控制電路1、2分別被設(shè)為"Η"電平（V0+V4)以及"L"電平（V3)。由此，晶體管Q11導(dǎo) 通并且晶體管Q12截止，輸出電壓V0成為高電壓VI。
[0086] 在該實施方式三中，不用另外設(shè)置絕緣電源就能夠?qū)Ω邆?cè)的控制電路1提供負電 壓V3,因此能夠?qū)崿F(xiàn)裝置的小型化、結(jié)構(gòu)的簡單化。
[0087] 另外，不用說，也可以適當組合以上的實施方式一?三以及變形例。
[0088] 應(yīng)認為本次公開的實施方式在任何方面都是例示而并非用于限制。本發(fā)明的范圍 由權(quán)利要求示出而并非上述的說明，且試圖包含與權(quán)利要求等同含義以及范圍內(nèi)的所有變 更。
[0089] 標號說明
[0090] 1，2,3控制電路、4,22電容器、5開關(guān)元件、6,7，10，11，20電源、12電阻元件、13,21 二極管、14比較器、15電平移位器、16η溝道M0SFETU7 "與"門、Ql，Q2常導(dǎo)通型晶體管、 Q11、Q12常截止型晶體管。
【權(quán)利要求】
1. 一種驅(qū)動器電路，包括： 第1晶體管，連接在第1電壓的線和輸出端子之間； 第2晶體管，連接在所述輸出端子和比所述第1電壓低的第2電壓的線之間； 第1控制電路，具有第1電源節(jié)點以及第2電源節(jié)點，響應(yīng)于輸入信號被設(shè)為第1邏輯 電平的情況而將所述第1電源節(jié)點的電壓提供給所述第1晶體管的控制電極，從而使所述 第1晶體管導(dǎo)通，且響應(yīng)于所述輸入信號被設(shè)為第2邏輯電平的情況而將所述第2電源節(jié) 點的電壓提供給所述第1晶體管的控制電極，從而使所述第1晶體管截止；以及 第2控制電路，具有第3電源節(jié)點以及第4電源節(jié)點，響應(yīng)于所述輸入信號被設(shè)為所述 第1邏輯電平的情況而將所述第4電源節(jié)點的電壓提供給所述第2晶體管的控制電極，從 而使所述第2晶體管截止，且響應(yīng)于所述輸入信號被設(shè)為所述第2邏輯電平的情況而將所 述第3電源節(jié)點的電壓提供給所述第2晶體管的控制電極，從而使所述第2晶體管導(dǎo)通， 所述第1電源節(jié)點與所述輸出端子連接， 所述第3電源節(jié)點接受所述第2電壓， 所述第4電源節(jié)點接受比所述第2電壓低的第3電壓， 所述驅(qū)動器電路還包括： 電容器，連接在所述第1電源節(jié)點以及第2電源節(jié)點之間； 開關(guān)元件，連接在所述第2電源節(jié)點以及第4電源節(jié)點之間； 第3控制電路，響應(yīng)于所述輸出端子的電壓和所述第2電壓之差的電壓變得低于預(yù)定 的電壓的情況，使所述開關(guān)元件導(dǎo)通而將所述電容器充電。
2. 如權(quán)利要求1所述的驅(qū)動器電路，其中， 所述第1晶體管以及第2晶體管分別是常導(dǎo)通型晶體管。
3. 如權(quán)利要求2所述的驅(qū)動器電路，其中， 所述常導(dǎo)通型晶體管是由寬帶隙半導(dǎo)體形成的η溝道FET。
4. 如權(quán)利要求1至3的任一項所述的驅(qū)動器電路，其中， 所述開關(guān)元件是η溝道MOSFET。
5. 如權(quán)利要求1至4的任一項所述的驅(qū)動器電路，其中， 在所述輸出端子的電壓和所述第2電壓之差的電壓低于所述預(yù)定的電壓且所述輸入 信號為所述第2邏輯電平的情況下，所述第3控制電路使所述開關(guān)元件導(dǎo)通。
6. 如權(quán)利要求1至5的任一項所述的驅(qū)動器電路，其中， 所述第3電壓被設(shè)定為在所述第1晶體管或者第2晶體管截止的情況下能夠進行所述 第1晶體管或者第2晶體管的反向?qū)▌幼鞯碾妷骸?br> 7. 如權(quán)利要求6所述的驅(qū)動器電路，其中， 設(shè)定所述第3電壓，使得所述第1晶體管或者第2晶體管的反向?qū)ㄉ仙妷?為-1.5V?-3.0V的范圍。
8. -種驅(qū)動器電路，包括： 第1晶體管，連接在第1電壓的線和輸出端子之間； 第2晶體管，連接在所述輸出端子和比所述第1電壓低的第2電壓的線之間； 第1控制電路，具有第1電源節(jié)點以及第2電源節(jié)點，響應(yīng)于輸入信號被設(shè)為第1邏輯 電平的情況而將所述第1電源節(jié)點的電壓提供給所述第1晶體管的控制電極，從而使所述 第1晶體管導(dǎo)通，且響應(yīng)于所述輸入信號被設(shè)為第2邏輯電平的情況而將所述第2電源節(jié) 點的電壓提供給所述第1晶體管的控制電極，從而使所述第1晶體管截止；以及 第2控制電路，具有第3電源節(jié)點以及第4電源節(jié)點，響應(yīng)于所述輸入信號被設(shè)為所述 第1邏輯電平的情況而將所述第4電源節(jié)點的電壓提供給所述第2晶體管的控制電極，從 而使所述第2晶體管截止，且響應(yīng)于所述輸入信號被設(shè)為所述第2邏輯電平的情況而將所 述第3電源節(jié)點的電壓提供給所述第2晶體管的控制電極，從而使所述第2晶體管導(dǎo)通， 所述第3電源節(jié)點接受比所述第2電壓高的第3電壓， 所述第4電源節(jié)點接受比所述第2電壓低的第4電壓， 所述驅(qū)動器電路還包括： 二極管，陽極接受所述第3電壓，陰極與所述第1電源節(jié)點連接； 第1電容器，連接在所述第1電源節(jié)點以及所述輸出端子之間； 第2電容器，連接在所述第2電源節(jié)點以及所述輸出端子之間； 開關(guān)元件，連接在所述第2電源節(jié)點以及第4電源節(jié)點之間； 第3控制電路，響應(yīng)于所述輸出端子的電壓和所述第2電壓之差的電壓變得低于預(yù)定 的電壓的情況，使所述開關(guān)元件導(dǎo)通而將所述第2電容器充電。
9. 如權(quán)利要求8所述的驅(qū)動器電路，其中， 所述第1晶體管以及第2晶體管分別是常截止型晶體管。
10. 如權(quán)利要求9所述的驅(qū)動器電路，其中， 所述常截止型晶體管是由寬帶隙半導(dǎo)體形成的η溝道FET。
11. 如權(quán)利要求8至10的任一項所述的驅(qū)動器電路，其中， 所述開關(guān)元件是η溝道MOSFET。
12. 如權(quán)利要求8至11的任一項所述的驅(qū)動器電路，其中， 在所述輸出端子的電壓和所述第2電壓之差的電壓低于所述預(yù)定的電壓且所述輸入 信號為所述第2邏輯電平的情況下，所述第3控制電路使所述開關(guān)元件導(dǎo)通。
【文檔編號】H02M1/08GK104067495SQ201280067187
【公開日】2014年9月24日 申請日期:2012年12月17日 優(yōu)先權(quán)日:2012年1月30日
【發(fā)明者】木原誠一郎, 仲島明生 申請人:夏普株式會社